[發明專利]半導體結構及其形成方法

有效

• 申請號: 201610885805.8
• 申請日: 2016-10-10
• 公開（公告）號: CN107919327B
• 公開（公告）日: 2020-09-08
• 發明（設計）人: 李勇
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 高靜;吳敏

一種半導體結構及其形成方法，方法包括：提供襯底和鰭部，襯底包括相鄰NMOS區和PMOS區；在PMOS區襯底內形成N阱，在NMOS區襯底內形成P阱；形成覆蓋鰭部部分側壁的保護側壁，露出于保護側壁的鰭部為鰭部第一區域，未露出的為鰭部第二區域；沿垂直于鰭部側壁的方向去除部分寬度的鰭部第一區域；去除保護側壁；在含氧氛圍下形成隔離結構，且剩余鰭部第一區域在含氧氛圍下被氧化；在鰭部上形成柵極結構；在PMOS區柵極結構兩側鰭部內形成第一源漏摻雜區，在NMOS區柵極結構兩側鰭部內形成第二源漏摻雜區。本發明形成隔離結構時完全氧化鰭部第一區域，使鰭部第二區域和襯底通過隔離結構進行隔離，提高了第一源漏摻雜區和P阱、第二源漏摻雜區和N阱的隔離效果。

技術領域

本發明涉及半導體領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小。為了適應特征尺寸的減小，MOSFET的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極對溝道的控制能力隨之變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthresholdleakage)現象，即所謂的短溝道效應(SCE：short-channel effects)更容易發生。

因此，為了更好的適應特征尺寸的減小，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應管(FinFET)。FinFET中，柵至少可以從兩側對超薄體(鰭部)進行控制，與平面MOSFET相比，柵極對溝道的控制能力更強，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，與現有集成電路制造具有更好的兼容性。

但是，現有技術形成的半導體器件的電學性能有待提高。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，優化半導體器件的電學性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供襯底以及位于所述襯底上多個分立的鰭部，所述襯底包括相鄰的NMOS區域和PMOS區域；在所述PMOS區域襯底內形成N型阱區，在所述NMOS區域襯底內形成P型阱區；形成覆蓋所述鰭部部分側壁表面的保護側壁，其中，露出于所述保護側壁的鰭部作為鰭部第一區域，未露出的鰭部作為鰭部第二區域；以所述保護側壁為掩膜，沿垂直于鰭部側壁的方向去除部分寬度的所述鰭部第一區域；去除所述保護側壁；在含氧氛圍下，在相鄰所述鰭部第二區域之間的襯底上形成隔離結構，所述隔離結構的頂部低于所述鰭部第二區域的頂部，且剩余所述鰭部第一區域在所述含氧氛圍下被氧化；形成橫跨所述鰭部且覆蓋部分鰭部頂部表面和側壁表面的柵極結構；在所述PMOS區域柵極結構兩側的鰭部內形成第一源漏摻雜區，在所述NMOS區域柵極結構兩側的鰭部內形成第二源漏摻雜區。

相應的，本發明還提供半導體結構，包括：襯底，所述襯底包括相鄰的NMOS區域和PMOS區域；N型阱區，位于所述PMOS區域襯底內；P型阱區，位于所述NMOS區域襯底內；隔離結構，位于所述襯底上；鰭部，位于所述隔離結構上；柵極結構，橫跨所述鰭部且覆蓋部分鰭部頂部表面和側壁表面；第一源漏摻雜區，位于所述PMOS區域柵極結構兩側的鰭部內；第二源漏摻雜區，位于所述NMOS區域柵極結構兩側的鰭部內。

與現有技術相比，本發明的技術方案具有以下優點：