[發明專利]半導體集成電路器件

有效

• 申請號: 201610881347.0
• 申請日: 2012-10-17
• 公開（公告）號: CN106935583B
• 公開（公告）日: 2021-07-16
• 發明（設計）人: 坂本和夫;森野直純;田中一雄;石塚?？?/a>
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 陳偉;王娟娟

1.一種半導體集成電路器件，具有設置在半導體芯片的中央部的核心區域、和在所述核心區域的周圍配置的多個I/O單元，其中，

所述I/O單元分別具有電平移位器電路、I/O緩存器電路以及I/O邏輯電路，

所述I/O緩存器電路具有ESD保護元件以及輸出緩存器，

所述I/O邏輯電路具有控制所述I/O緩存器電路的控制電路，

配置有所述I/O緩存器電路的I/O緩存器區域、以及配置有所述I/O邏輯電路的I/O邏輯區域彼此并列地配置在與所述核心區域的邊平行的方向上，

所述電平移位器電路具有：設置有提供第一電源電位的電路的第一區域和設置有提供第二電源電位的電路的第二區域，其中，所述第一電源電位被提供給所述I/O邏輯電路，所述第二電源電位被提供給所述核心區域，

所述電平移位器電路的所述第一區域、以及所述I/O緩存器區域彼此并列地配置在與所述核心區域的邊平行的方向上。

2.根據權利要求1所述的半導體集成電路器件，其中，

所述輸出緩存器包含PMOS晶體管以及NMOS晶體管，

所述ESD保護元件包含電阻元件以及二極管元件。

3.根據權利要求1所述的半導體集成電路器件，其中，

還具有沿著所述核心區域的周圍配置成一列的多個焊盤，

所述多個焊盤的每一個在俯視觀察下與包含在焊盤所連接的所述多個I/O單元的相應I/O單元中的所述I/O緩存器區域以及所述I/O邏輯區域重合地配置。

4.根據權利要求1所述的半導體集成電路器件，其中，

構成所述I/O邏輯區域的深N型阱和構成所述I/O緩存器區域的深N型阱彼此分離。

5.根據權利要求1所述的半導體集成電路器件，其中，

所述核心區域配置有CPU和模擬電路。

6.根據權利要求3所述的半導體集成電路器件，其中，

所述I/O緩存器區域具有PMOS晶體管、NMOS晶體管、第一電阻元件、第二電阻元件、第一二極管元件以及第二二極管元件，

所述PMOS晶體管的柵極端子與所述I/O邏輯電路連接，所述PMOS晶體管的源極端子或漏極端子的一方與背柵極端子以及電源布線連接，另一方與所述第一電阻元件的第一端子連接，

所述第一電阻元件的第二端子與所述焊盤連接，

所述第一二極管元件連接在所述電源布線與所述焊盤之間，

所述NMOS晶體管的柵極端子與所述I/O邏輯電路連接，所述NMOS晶體管的源極端子或漏極端子的一方與背柵極端子以及接地布線連接，另一方與所述第二電阻元件的第一端子連接，

所述第二電阻元件的第二端子與所述焊盤連接，

所述第二二極管元件連接在所述接地布線與所述焊盤之間。