[發(fā)明專利]一種用于實現(xiàn)SM3雜湊算法的系統(tǒng)及SM3雜湊算法實現(xiàn)方法

在審

• 申請?zhí)枺?/td>: 201610879474.7
• 申請日: 2016-09-27
• 公開（公告）號: CN106603222A
• 公開（公告）日: 2017-04-26
• 發(fā)明（設(shè)計）人: 江冠成
• 申請（專利權(quán)）人: 江冠成
• 主分類號: H04L9/06
• 分類號: H04L9/06
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種用于實現(xiàn)SM3雜湊算法的系統(tǒng)，其特征在于：包括控制部分、輸入輸出部分和運算部分，控制部分包括同步電路的時鐘信號輸入裝置、同步使能信號輸入裝置和異步復(fù)位信號的輸入裝置，輸入輸出部分包括系統(tǒng)核心運算裝置和外圍電路的數(shù)據(jù)流交互裝置，運算部分包括消息擴(kuò)展運算裝置和迭代壓縮運算裝置，消息擴(kuò)展運算裝置包括擴(kuò)展字W_j和W′_j的邏輯生成電路，迭代壓縮運算裝置包括常量T_j變移位數(shù)左循環(huán)移位電路、FF_j和GG_j布爾函數(shù)實現(xiàn)電路、中間變量SS1SS2TT1TT2實現(xiàn)電路、置換函數(shù)P₀P₁實現(xiàn)電路和寄存器操作電路。

2.根據(jù)權(quán)利要求1所述的一種用于實現(xiàn)SM3雜湊算法的系統(tǒng)，其特征在于：所述輸入輸出部分包含雙向的數(shù)據(jù)和地址線。

3.根據(jù)權(quán)利要求1所述的一種用于實現(xiàn)SM3雜湊算法的系統(tǒng)，其特征在于：所述系統(tǒng)核心運算裝置內(nèi)設(shè)置有ARM串行嵌入式芯片。

4.根據(jù)權(quán)利要求1所述的一種SM3雜湊算法的實現(xiàn)方法，其特征在于：將文字符串首先通過ARM串行嵌入式芯片進(jìn)行消息分組和填充，ARM串行嵌入式芯片通過符合某些標(biāo)準(zhǔn)接口的數(shù)據(jù)總線將512比特數(shù)據(jù)送入運算部分內(nèi)，外圍電路的數(shù)據(jù)流交互裝置將執(zhí)行運算部分的同步電路的時鐘信號和同異步復(fù)位信號的控制量的操作，當(dāng)運算部分中的運算完成信號發(fā)出后，ARM串行嵌入式芯片將讀取運算部分運算生成的256比特雜湊值，所述消息擴(kuò)展運算裝置在進(jìn)行分組擴(kuò)展邏輯設(shè)計時，SM3雜湊算法中的w和wpie字?jǐn)U展寄存器有132個，不斷更新w和wpie字?jǐn)U展寄存器，使得132個字?jǐn)U展值可以只在若干個reg型變量實現(xiàn)，通過復(fù)用的方式減少寄存器和邏輯單元的開銷，所述迭代壓縮運算裝置在進(jìn)行迭代壓縮邏輯設(shè)計時，T_j變移位數(shù)左循環(huán)移位電路采用2個32比特寄存器實現(xiàn)常量讀寫，每個時鐘周期左移一位，所述FF_j和GG_j布爾函數(shù)實現(xiàn)電路通過三目運算符實現(xiàn)前j∈[0.15]迭代與后j∈[16.63]迭代計算式不同，中間變量和字寄存器通過多增加一個輔助變量，實現(xiàn)賦值與更新。

5.根據(jù)權(quán)利要求5所述的一種SM3雜湊算法的實現(xiàn)方法，其特征在于：w字?jǐn)U展寄存器的值為大移位寄存器的左端w0，wpie字?jǐn)U展寄存器的值始終為w0和w4的異或，隨著大移位寄存器的宏觀左移，w和wpie的字?jǐn)U展寄存器不斷更新，通過復(fù)用的方式減少寄存器和邏輯單元的開銷。

6.根據(jù)權(quán)利要求5所述的一種SM3雜湊算法的實現(xiàn)方法，其特征在于：采用了32比特寬度的數(shù)據(jù)線進(jìn)行數(shù)據(jù)輸入輸出，包括核心運算的66個時鐘節(jié)和16個節(jié)拍進(jìn)行輸入，8個節(jié)拍進(jìn)行輸出。