[發明專利]鰭式場效應晶體管的形成方法在審
| 申請號: | 201610877710.1 | 申請日: | 2016-09-30 |
| 公開(公告)號: | CN107887273A | 公開(公告)日: | 2018-04-06 |
| 發明(設計)人: | 周飛 | 申請(專利權)人: | 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司 |
| 主分類號: | H01L21/336 | 分類號: | H01L21/336 |
| 代理公司: | 北京集佳知識產權代理有限公司11227 | 代理人: | 張振軍,吳敏 |
| 地址: | 201203 *** | 國省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關鍵詞: | 場效應 晶體管 形成 方法 | ||
技術領域
本發明涉及半導體制造技術領域,尤其涉及一種鰭式場效應晶體管的形成方法。
背景技術
為了更好的適應器件尺寸按比例縮小的要求,半導體工藝逐漸開始從平面MOSFET晶體管向具有更高功效的三維立體式的晶體管過渡,如鰭式場效應晶體管(Fin Field Effect Transistor,FinFET)。
FinFET通常包括凸出于半導體襯底表面的鰭部、覆蓋部分所述鰭部的頂部和側壁的柵極結構、位于所述柵極結構兩側的鰭部內的源區和漏區。在對FinFET的鰭部進行閾值電壓離子注入時,由于鰭部具有間距窄、尺寸小的特點,相鄰鰭部會起到阻擋作用,在靠近半導體襯底的鰭部下方區域中,形成難以被離子束照射到的區域,稱為閾值電壓離子注入的陰影效應(shadow effect)。陰影效應會導致鰭部閾值電壓離子摻雜一致度不佳,缺少鰭部內部的縱向擴散均勻性。
為解決上述陰影效應問題,在形成鰭部之前進行閾值電壓離子注入的方案被提出。具體而言,該方案在阱區摻雜完成后,進行閾值電壓離子注入摻雜,從而在形成鰭部時,直接獲得已完成閾值電壓離子注入的摻雜鰭部,有效避免了因相鄰鰭部阻擋而引起的閾值電壓離子注入的陰影效應。
但是,在后續采用流體化學氣相沉積工藝(Flowable Chemical Vapor Deposition,FCVD)形成隔離層后,存在鰭部摻雜離子損耗流失的問題。
發明內容
本發明解決的技術問題是提供一種鰭式場效應晶體管的形成方法,可以在后續退火工藝處理中,保護所述鰭部的側壁表面的硅,有效地阻止閾值電壓摻雜離子從鰭部擴散損耗,從而提升鰭式場效應晶體管的性能。
為解決上述技術問題,本發明實施例提供一種鰭式場效應晶體管的形成方法,包括:提供半導體襯底,向所述半導體襯底內進行閾值電壓離子注入,以形成閾值電壓注入區;對所述半導體襯底進行刻蝕以形成凸出的鰭部,所述鰭部包括所述閾值電壓注入區在深度方向上的至少一部分;在所述鰭部的側壁表面形成非晶硅層;采用流體化學氣相沉積工藝和第一退火工藝在所述半導體襯底上形成隔離層,所述隔離層覆蓋所述鰭部。
可選的,對所述半導體襯底進行刻蝕以形成凸出的鰭部包括:在所述半導體襯底表面形成圖形化的硬掩膜層;以所述硬掩膜層為掩膜刻蝕所述半導體襯底以形成凸出的鰭部,并保留位于所述鰭部頂部表面的所述硬掩膜層。
可選的,在所述鰭部的側壁表面形成非晶硅層包括:對所述鰭部的側壁表面進行離子注入,以形成非晶硅層。
可選的,對所述鰭部的側壁表面進行離子注入處理的摻雜離子為:碳離子或鍺離子。
可選的,所述對所述鰭部的側壁表面進行離子注入的注入溫度為-140攝氏度至-20攝氏度。
可選的,對所述鰭部的側壁表面進行離子注入的工藝參數為:注入能量為5KeV至15KeV;注入劑量為1E13 atom/cm2至1E15 atom/cm2;注入角度為7度至20度。
可選的,所述非晶硅層的厚度為1納米至3納米。
可選的,所述流體化學氣相沉積工藝的工藝參數為:沉積溫度為30℃至90℃;反應壓力為0.01Torr至10Torr;沉積時間為10分鐘至300分鐘。
可選的,所述第一退火工藝包括:爐管退火。
可選的,所述第一退火工藝的工藝參數為:退火溫度為350℃至800℃;退火時間為20分鐘至200分鐘。
可選的,所述采用流體化學氣相沉積工藝和第一退火工藝在所述半導體襯底上形成隔離層之后,還包括:對所述隔離層進行第二退火工藝處理。
可選的,所述第二退火工藝包括:爐管退火、快速熱退火、尖峰退火或激光退火。
可選的,對所述隔離層進行第二退火工藝處理的工藝參數為:退火溫度為900攝氏度至1100攝氏度;退火處理采用的氣體包括N2;退火時間為20分鐘至120分鐘。
可選的,所述半導體襯底包括并列的第一區域和第二區域,所述第一區域的半導體襯底內形成有第一阱區,所述第二區域的半導體襯底內形成有第二阱區。
可選的,所述第一阱區與所述第二阱區的類型不同,其中,所述第一區域為NMOS區域,在進行閾值電壓離子注入時,注入所述第一區域的摻雜離子為N型離子;所述第二區域為PMOS區域,在進行閾值電壓離子注入時,注入所述第二區域的摻雜離子為P型離子。
與現有技術相比,本發明實施例的技術方案具有以下有益效果:
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H01L 半導體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導體或固體器件或其部件的方法或設備
H01L21-02 .半導體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





