[發明專利]基于NPNP結構的雙向隔離型ESD保護器件

有效

• 申請號: 201610877143.X
• 申請日: 2016-09-30
• 公開（公告）號: CN107887378B
• 公開（公告）日: 2021-03-05
• 發明（設計）人: 陶園林;常祥嶺;趙海亮
• 申請（專利權）人: 上海貝嶺股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 上海弼興律師事務所 31283
• 代理人: 薛琦;張冉

本發明公開了一種基于NPNP結構的雙向隔離型ESD保護器件，包括P型襯底，所述P型襯底內設有N型埋層，且在其上覆蓋P型外延，所述P型外延內且在N型埋層之上設有高壓N阱，所述高壓N阱內設有第一高壓P阱、第二高壓P阱和低壓N阱，所述第一高壓P阱內注有第一P+區和第一N+區，所述第二高壓P阱內注有第二P+區和第四N+區，第二N+區橫跨于所述第一高壓P阱與所述低壓N阱邊界，第三N+區橫跨于所述第二高壓P阱與所述低壓N阱邊界，所述P型外延、第一高壓P阱、低壓N阱、第二高壓P阱及高壓N阱未注有器件的頂部區域上均覆蓋有氧化隔離層。本發明可以支持端口工作在正向或負向電壓，器件結構簡單，所占芯片面積更小。

技術領域

本發明屬于集成電路領域，尤其涉及一種基于PNPN結構的雙向隔離型ESD保護器件。

背景技術

靜電放電(Electrostatic Discharge，ESD)現象廣泛存在于自然界中，也是引起集成電路產品失效的重要原因之一。集成電路產品在其生產制造及裝配過程中很容易受到靜電放電的影響，造成產品的可靠性降低，甚至損壞。因此，研究可靠性高和靜電防護性能強的靜電放電防護器件和防護電路對提高集成電路的成品率和可靠性具有不可忽視的作用。

通常IC(集成電路)端口的工作電壓在0V至電源電壓之間，所以對ESD結構的要求也只需在此電壓范圍內ESD器件沒有漏電流。然而在一些接口芯片中，會出現端口電壓高于電源電壓或低于0V的情況，這就要求此類端口的ESD保護結構既能承受正向電壓，也能承受負向電壓，同時還需達到ESD防護等級的要求。但目前ESD保護結構的設計，很少有結構可以同時滿足以上的這些要求，部分提出的解決方案，有的占用芯片面積很大，有的ESD性能達不到需求。

發明內容

本發明要解決的技術問題是如何克服現有技術中端口的ESD保護結構難以既能承受正向電壓，也能承受負向電壓，同時還需達到ESD防護等級的要求的缺陷，提供一種基于PNPN結構的雙向隔離型ESD保護器件。

本發明是通過以下技術方案解決上述技術問題的：

本發明提供了一種基于NPNP結構的雙向隔離型ESD保護器件，包括P型襯底，所述P型襯底內設有N型埋層，且在其上覆蓋P型外延，所述P型外延內且在N型埋層之上設有高壓N阱，所述高壓N阱內設有第一高壓P阱、第二高壓P阱和低壓N阱，所述第一高壓P阱內注有第一P+區和第一N+區，所述第二高壓P阱內注有第二P+區和第四N+區，第二N+區橫跨于所述第一高壓P阱與所述低壓N阱邊界，第三N+區橫跨于所述第二高壓P阱與所述低壓N阱邊界，所述P型外延、第一高壓P阱、低壓N阱、第二高壓P阱及高壓N阱未注有器件的頂部區域上均覆蓋有氧化隔離層。

較佳地，所述氧化隔離層包括：第一氧化隔離層、第二氧化隔離層、第三氧化隔離層、第四氧化隔離層、第五氧化隔離層、第六氧化隔離層和第七氧化隔離層；

所述第一氧化隔離層覆蓋于所述P型外延的頂部區域、所述高壓N阱的位于P型外延與所述第一高壓P阱之間的頂部區域以及所述第一高壓P阱的位于所述高壓N阱與所述第一P+區之間的頂部區域上；

所述第二氧化隔離層覆蓋于所述第一高壓P阱的位于所述第一P+區與所述第一N+區之間的頂部區域上；

所述第三氧化隔離層覆蓋于所述第一高壓P阱的位于所述第一N+區與所述第二N+區之間的頂部區域上；

所述第四氧化隔離層覆蓋于所述低壓N阱的位于所述第二N+區與所述第三N+區之間的頂部區域上；

所述第五氧化隔離層覆蓋于所述第二高壓P阱的位于所述第三N+區與所述第四N+區之間的頂部區域上；

所述第六氧化隔離層覆蓋于所述第二高壓P阱的位于所述第四N+區與所述第二P+區之間的頂部區域上；