[發明專利]自對準多重圖案化的半導體元件及其工藝

有效

• 申請號: 201610853163.3
• 申請日: 2016-09-27
• 公開（公告）號: CN107293548B
• 公開（公告）日: 2019-11-26
• 發明（設計）人: 洪鈺珉;李建穎;韓宗廷
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/11521
• 分類號: H01L27/11521;H01L21/3213;H01L21/311
• 代理公司: 11021 中科專利商標代理有限責任公司
• 代理人: 任巖<國際申請>=<國際公布>=<進入國

1.一種半導體元件，包括：

多條導線；

多個導電接墊；

多個虛擬尾部；以及

多個閉環，其中所述閉環包括第一閉環以及與第一閉環相鄰的第二閉環；

其中各所述導電接墊與所述導線中之一、所述虛擬尾部中之一以及所述閉環中之一連接，且所述第一閉環與第二閉環位于對應的導電接墊之間。

2.如權利要求1所述的半導體元件，其中所述導線包括第一導線與第二導線，其中所述第一導線與所述第二導線的第一部分平行，且其中所述第一導線與所述第二導線第二部分不平行。

3.如權利要求1所述的半導體元件，其中所述導線、所述導電接墊、所述虛擬尾部以及所述閉環構成為配置在基底上的膜疊層的同一層。

4.如權利要求3所述的半導體元件，其中所述膜疊層包括硬掩模、控制柵極層、浮置柵極層、位于所述控制柵極層與所述浮置柵極層之間的內介電層與隧穿介電層中的至少一個。

5.如權利要求1所述的半導體元件，其中所述半導體元件為非易失性存儲元件，所述導線為多條字線，所述導電接墊為多個字線接墊。

6.一種半導體元件的制造方法，所述方法包括提供空白芯片的步驟，所述空白芯片包括：

基底、

膜疊層、

第二核心，以及

第一核心，其中所述第二核心位于所述第一核心與所述膜疊層之間且所述膜疊層位于所述第二核心與所述基底之間；

圖案化所述第一核心以形成第一排列；

在所述第二核心上與所述第一排列的圖案化的第一核心的側壁上形成第一組間隙壁；以及

通過所述第一組間隙壁刻蝕所述第二核心以形成第二排列，其中通過刻蝕所述第二核心所形成的一部分所述第二排列在所述第二排列中形成雙重排列構件，該雙重排列構件是指用兩相鄰的間隙壁共同作為掩模而在第二核心中刻蝕出的結構。

7.如權利要求6所述的半導體元件的制造方法，其中所述第一組間隙壁包括第一間隙壁與相鄰的第二間隙壁，而所述雙重排列構件通過所述第一間隙壁與所述第二間隙壁刻蝕所述第二核心所形成。

8.如權利要求7所述的半導體元件的制造方法，其中所述第一間隙壁與所述第二間隙壁間隔小于20納米。

9.如權利要求6所述的半導體元件的制造方法，還包括步驟：

在所述膜疊層上與所述第二排列的圖案化的第二核心的側壁上形成第二組間隙壁；

在所述膜疊層上形成第二掩模，所述第二掩模定義至少一導電接墊；以及

通過所述第二組間隙壁與所述第二掩模，在所述膜疊層中形成第三排列，所述第三排列包括多個導電接墊與多條導線，其中所述導電接墊包括第一導電接墊與第二導電接墊，所述第一導電接墊與所述第二導電接墊通過虛擬線直接電性接觸。

10.如權利要求9所述的半導體元件的制造方法，還包括步驟：在所述膜疊層上形成第三掩模，所述第三掩模配置為切斷所述虛擬線以形成兩個虛擬尾部。

11.如權利要求9所述的半導體元件的制造方法，其中所述導線包括與所述第一導電接墊直接電性連接的第一導線以及與所述第二導電接墊直接電性連接的第二導線，其中所述第一導線與所述第二導線為相鄰導線。