[發明專利]一種全相位數字延遲鎖相環裝置及工作方法

有效

• 申請號: 201610852034.2
• 申請日: 2016-09-26
• 公開（公告）號: CN107872221B
• 公開（公告）日: 2021-04-27
• 發明（設計）人: 寇楠
• 申請（專利權）人: 深圳市中興微電子技術有限公司
• 主分類號: H03L7/081
• 分類號: H03L7/081
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 彭瑞欣;張天舒

本發明實施例公開了一種全相位數字延遲鎖相環裝置及工作方法，所述方法包括：對參考時鐘信號進行延時處理，獲得第一時鐘信號；對所述第一時鐘信號進行延時處理，獲得第二時鐘信號；利用所述第一時鐘信號和所述第二時鐘信號完成相位鎖定，并獲取對應的鎖定值；根據所述鎖定值和預設的任意所需相移值所對應的從延遲值，獲取所需從延時單元數；根據獲取的從延時單元數對從輸入時鐘信號進行延時處理，獲得所需相移的第三時鐘信號。

技術領域

本發明涉及電子技術領域，尤其涉及一種全相位數字延遲鎖相環裝置及工作方法。

背景技術

時鐘信號作為數字電路中的關鍵信號，它在模塊間傳遞的延時及相位偏移是衡量時鐘分布質量好壞的重要指標。隨著芯片規模的增大，接口速率的增加，片內時鐘分布質量和時鐘延遲變得尤其重要，傳統的時鐘樹已經無法保持片內高速時鐘的精確同步需求。目前高性能時鐘技術的趨勢是數字延遲鎖相環(Delay-Locked Loop，DLL)技術，該技術能夠實現分頻、倍頻和移相等功能，具有較強的應用價值。

隨著存儲器件接口速率越來越快，為保證數據正確采樣也開始使用DLL。數字延遲鎖相環的基本原理，如圖1所示，延遲線產生輸入時鐘的延時輸出，即反饋時鐘，控制邏輯對輸入時鐘和反饋時鐘進行抽樣、比較，獲得相應的控制信號，對延遲線進行調整，從而實現相位的鎖定。但是，在實現本發明過程中，發明人發現現有實現時鐘相移的數字DLL技術，尤其是包括主從結構的DLL技術，通常只針對固定相移，且工作頻率范圍有限，因此適用范圍較窄。

發明內容

為解決上述技術問題，本發明實施例期望提供一種全相位數字延遲鎖相環裝置及工作方法，能夠在全周期和半周期工作模式下，根據所述鎖定值和預設的任意所需相移值所對應的從延遲值，獲取所需從延時單元數，從而實現對輸入時鐘的任意相移，并解決工作頻率受限問題。

本發明的技術方案是這樣實現的：

第一方面，本發明實施例提供了一種全相位數字延遲鎖相環的工作方法，所述方法包括：

對參考時鐘信號進行延時處理，獲得第一時鐘信號；

對所述第一時鐘信號進行延時處理，獲得第二時鐘信號；

利用所述第一時鐘信號和所述第二時鐘信號完成相位鎖定，并獲取對應的鎖定值；

根據所述鎖定值和預設的任意所需相移值所對應的從延遲值，獲取所需從延時單元數；

根據獲取的從延時單元數對從輸入時鐘信號進行延時處理，獲得所需相移的第三時鐘信號。

在上述方案中，所述利用所述第一時鐘信號和所述第二時鐘信號完成相位鎖定，并獲取對應的鎖定值，包括：

利用所述第一時鐘信號和所述第二時鐘信號進行鑒相，并根據鑒相結果完成相位鎖定，獲取對應的鎖定值。

在上述方案中，所述利用所述第一時鐘信號和所述第二時鐘信號進行鑒相，并根據鑒相結果完成相位鎖定，獲取對應的鎖定值，具體包括：

利用所述第一時鐘信號和所述第二時鐘信號進行鑒相，并根據鑒相結果調整主延時單元的數目；

在完成主延時單元數目的調整后，重新利用調整后的主延時單元數對所述參考時鐘信號進行延時處理，獲取對應的第一時鐘信號，并繼續對獲取的所述第一時鐘信號進行延時處理獲取對應的第二時鐘信號；

判斷是否達到鎖定狀態；以及，

當判斷未達到鎖定狀態時，返回繼續利用主延時單元數目調整后獲取的第一時鐘信號和第二時鐘信號進行鑒相和調整主延時單元數目，直到達到鎖定狀態；

當判斷達到鎖定狀態時，將對應的主延時單元數作為鎖定值輸出。

在上述方案中，所述判斷是否達到鎖定狀態，具體包括：