[發明專利]時鐘數據恢復電路、包括其的集成電路和時鐘數據恢復方法

有效

• 申請號: 201610842706.1
• 申請日: 2016-09-22
• 公開（公告）號: CN107086866B
• 公開（公告）日: 2020-07-14
• 發明（設計）人: 申宇烈;樸明宰;金圭榮;池漢圭;李圣恩;金敬勛
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H03L7/08
• 分類號: H03L7/08;H03L7/093
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 李少丹;許偉群

一種時鐘數據恢復電路可以包括：相位比較單元，適用于將輸入數據與多相位時鐘的相位相比較，以及適用于產生與比較結果相對應的上/下信號；濾波單元，適用于基于上閾值和下閾值來對上/下信號進行計數，適用于當發生上溢時，將下閾值設置為用于上/下信號的計數的初始值，或者當發生下溢時，將上閾值設置為用于上/下信號的計數的初始值，以及適用于產生與下溢和上溢中的一個相對應的控制碼；以及相位旋轉單元，適用于響應于從濾波單元輸出的控制碼來調節多相位時鐘的相位。

相關申請的交叉引用

本申請要求2016年2月15日提交給韓國知識產權局的申請號為10-2016-0017027的韓國專利申請的優先權，通過引用其整體合并于此。

技術領域

示例性實施例涉及一種半導體設計技術，且更具體而言，涉及一種時鐘數據恢復(CDR)電路。

背景技術

一般而言，經由少量的數據總線執行串行數據通信的系統使用時鐘數據恢復方法。時鐘數據恢復方法從串行數據產生要成為參考的時鐘信號，并使用產生的時鐘信號作為選通信號來接收數據。因此，一般地，發送器可以發送具有與時鐘信號相關的信息的數據，且接收器中可以包括時鐘數據恢復(CDR)電路，其用于從數據產生時鐘信號，且與產生的時鐘信號同步地接收從發送器發送來的數據。

通常，為了最小化因噪聲或抖動造成的信號失真和增大數據的有效窗口，接收器的CDR電路將從輸入的時鐘信號數據產生的時鐘信號的相位與輸入數據的轉變時間相比較，并調節時鐘信號的相位。

圖1是說明現有的CDR電路10的框圖。

參見圖1，CDR電路10包括采樣器12、相位檢測器14、數字環路濾波器(DLF)16和相位旋轉器18。

采樣器12使用從相位旋轉器18提供的多相位時鐘R_CLK0:15來對輸入數據DIN采樣，并輸出相位移位信息。另外，采樣器12根據多相位時鐘R_CLK0:15對輸入數據DIN采樣，并產生輸出數據DOUT。相位檢測器14接收從采樣器12輸出的相位移位信息，并輸出與發生數據轉變的時段相對應的上/下信號UP/DN。DLF 16可以用濾波電路來實現，且接收從相位檢測器14輸出的上/下信號UP/DN，并且輸出用于控制相位旋轉器18的操作的控制碼CTRL0:m。相位旋轉器18從諸如鎖相環(PLL)的時鐘發生器(未示出)接收時鐘CLK0:15，產生多相位時鐘R_CLK0:15，以及響應于從DLF 16輸出的控制碼CTRL0:m來調節多相位時鐘R_CLK0:15的相位。

如上所述，CDR電路10接收輸入數據DIN，并使用多相位時鐘R_CLK0:15(具有根據輸入數據DIN的相位來調節的相位)將輸出數據DOUT輸出。

在CDR電路10中，DLF 16執行數字濾波所需要的若干周期的延遲時間被稱為環路時延(loop latency)。由于這種環路時延，極限環(limit-cycle)現象(即，最速誤差(bang-bang error))加重，且CDR電路10的抖動相應地增加。在DLF 16中，為了減少極限環現象，只有當收集到若干上/下信號UP/DN且它們的數量變成預定的數量或更多時，才提供控制碼CTRL0:m到相位旋轉器18。換言之，DLF 16對上/下信號UP/DN進行計數，且只有在發生下溢或上溢時才提供控制碼CTRL0:m。之后，DLF 16將設置在DLF中的計數器初始化，然后對下一上/下信號UP/DN計數。

然而，在設置于DLF 16中的計數器已被初始化的狀態下，當CDR電路10的多相位時鐘R_CLK0:15的相位由于從輸入數據DIN產生的噪聲或從相位旋轉器18本身產生的隨機噪聲而波動時，要消耗許多個周期來恢復相位，因而需要許多操作時間。

發明內容

各個實施例針對一種時鐘數據恢復(CDR)電路、包括它的集成電路和CDR方法，在出現噪聲時，所述CDR電路能利用下閾值和上閾值將設置在數字環路濾波器中的計數器初始化，來快速恢復到其原始狀態。