[發明專利]溝槽式功率半導體元件及其制造方法

有效

• 申請號: 201610812711.8
• 申請日: 2016-09-09
• 公開（公告）號: CN107808827B
• 公開（公告）日: 2020-07-14
• 發明（設計）人: 許修文
• 申請（專利權）人: 帥群微電子股份有限公司
• 主分類號: H01L21/337
• 分類號: H01L21/337;H01L21/28;H01L29/423;H01L29/808
• 代理公司: 北京律和信知識產權代理事務所(普通合伙) 11446
• 代理人: 劉國偉;武玉琴

本發明公開一種溝槽式功率半導體元件及其制造方法。溝槽式功率半導體元件的柵極結構包括柵絕緣層、疊層以及柵極。柵絕緣層覆蓋溝槽的內壁面，疊層覆蓋柵絕緣層的下半部。柵極位于溝槽內，并通過柵絕緣層與疊層和外延層隔離。柵極包括一被疊層圍繞的下摻雜區以及一位于疊層及下摻雜區上的上摻雜區，上摻雜區與下摻雜區之間形成一PN接面，且上摻雜區內的雜質濃度是由上摻雜區的外圍朝上摻雜區的內部遞減。由于PN接面在逆向偏壓下可產生和寄生電容串聯的接面電容，因此可降低柵極/漏極的等效電容。

技術領域

本發明涉及一種功率半導體元件及其制造方法，特別是涉及一種溝槽式功率晶體管及其制造方法。

背景技術

現有的功率金氧半場效晶體管(Power Metal Oxide Semiconductor FieldTransistor,Power MOSFET)多采取垂直結構的設計，以提升元件密度。功率型金氧半場效晶體管的工作損失可分成切換損失(switching loss)及導通損失(conducting loss)兩大類，其中柵極/漏極的電容值(Cgd)是影響切換損失的重要參數。柵極/漏極電容值太高會造成切換損失增加，進而限制功率型金氧半場效晶體管的切換速度，不利于應用高頻電路中。

發明內容

本發明所要解決的技術問題在于降低溝槽式功率半導體元件的柵極/漏極電容值，以及避免多次的熱擴散制程導致柵極的上摻雜區與下摻雜區內的導電型雜質相互擴散，而無法使柵極具有PN接面以及影響元件特性。

為了解決上述的技術問題，本發明所采用的其中一技術方案是，提供一種溝槽式功率半導體元件的制造方法，其包括：形成外延層于基材上；形成一基體區于所述外延層內；形成一溝槽于外延層內。隨后，形成初始柵極結構于溝槽中，其中初始柵極結構包括一覆蓋溝槽的柵絕緣層、一覆蓋柵絕緣層下半部的疊層、一從溝槽上半部延伸至下半部的第一重摻雜半導體結構以及位于疊層上的兩個第二重摻雜半導體結構，且兩個第二重摻雜半導體結構設在柵絕緣層與第一重摻雜半導體結構之間。第一重摻雜半導體結構與第二重摻雜半導體結構分別具有第一導電型雜質及第二導電型雜質。接著，執行摻雜制程，同步地以一外加第二導電型雜質植入在所述基體區內形成一第一表層摻雜區以及在第一重摻雜半導體結構的頂部形成一第二表層摻雜區。隨后，執行一熱擴散制程，以使所述第一表層摻雜區形成一源極區，且使所述溝槽內形成一柵極，其中所述柵極包括一上摻雜區以及一下摻雜區，所述上摻雜區與所述下摻雜區之間形成一PN接面。

更進一步地，形成初始柵極結構的步驟是在形成基體區的步驟之后。

更進一步地，疊層包括一第一介電層與一第二介電層，第一介電層夾設于第二介電層與柵絕緣層之間，且構成第一介電層的材料不同于構成第二介電層以及柵絕緣層的材料。

更進一步地，形成初始柵極結構的步驟包括：依序在溝槽內形成柵絕緣層、第一初始介電層以及第二初始介電層；形成第一重摻雜半導體結構于溝槽內；去除位于溝槽上半部的第二初始介電層；去除位于溝槽上半部的第一初始介電層，以在溝槽下半部形成疊層；以及分別形成兩個第二重摻雜半導體結構于兩個凹槽內，其中兩個凹槽為去除第二初始介電層上半部與第一初始介電層上半部而形成。

更進一步地，所述上摻雜區的第二導電型雜質的濃度是由上摻雜區的外圍朝上摻雜區的內部遞減。

更進一步地，PN接面所在的位置低于基體區的最低點。

優選地，PN接面所在的位置低于疊層的頂部。

本發明所采用的其中一技術方案是，提供一種溝槽式功率半導體元件，其包括基材、外延層以及柵極結構。外延層位于基材上，并具有一溝槽。柵極結構位于溝槽內，并包括柵絕緣層、疊層以及柵極。柵絕緣層覆蓋溝槽的內壁面。疊層覆蓋柵絕緣層的下半部。柵極位于溝槽內，并通過柵絕緣層與疊層和外延層隔離。柵極包括一位于疊層上的上摻雜區及一被疊層圍繞的下摻雜區，上摻雜區與下摻雜區之間形成一PN接面，所述上摻雜區內的雜質濃度是由所述上摻雜區的外圍朝所述上摻雜區的內部遞減。