[發明專利]集成電路及集成電路的一輸入輸出接口的測試方法

有效

• 申請號: 201610801478.3
• 申請日: 2016-09-05
• 公開（公告）號: CN107797046B
• 公開（公告）日: 2020-03-17
• 發明（設計）人: 林裕翔;高秉佑
• 申請（專利權）人: 揚智科技股份有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 胡林嶺

本揭露提供一種集成電路及集成電路的一輸入輸出接口的測試方法。輸入輸出接口包含一第一輸入輸出電路及一第二輸入輸出電路。測試方法包含以下步驟。在一第一周期中，第一輸入輸出電路依據一第一時脈輸入信號產生一第一時脈輸出信號。在一第一周期中，使用第一時脈輸出信號控制第二輸入輸出電路，使第二輸入輸出電路依據一第一數據輸入信號產生一第一數據輸出信號。在一第一周期中，比較第一數據輸入信號及第一數據輸出信號以判斷第二輸入輸出電路是否正常操作。

【技術領域】

本揭露是有關于一種集成電路及集成電路的輸入輸出接口的測試方法。

【背景技術】

集成電路的輸入輸出接口通常包含多個輸入輸出電路，在測試輸入輸出接口的每一個輸入輸出電路是否正常操作時，通常會使用環回測試(loopback test)，也就是將從輸入輸出電路的輸出端(即傳送端)所輸出的信號再送回輸入輸出電路的輸入端(即接收端)當作輸入信號。之后，比較輸入輸出電路經由傳送端所輸出的信號與輸入輸出電路經由接收端所輸入的信號是否相同，以判斷輸入輸出電路是否正常操作。然而，輸入輸出電路的信號經過傳送端再經過接收端之后，可能會產生延遲，因此輸入輸出電路的接收端的時脈信號必須也要延遲才能產生正確的數據信號，才能正確判斷輸入輸出電路是否正常操作。現有的做法是將輸入輸出電路的傳送端的時脈信號經過補償元件(如緩沖器)以產生延遲后的時脈信號以作為輸入輸出電路的接收端的時脈信號。然而，因為制程的變異，集成電路可能會有不同的延遲值，在不同的制程角(Process corners)(例如快快角(FF corner)或者慢慢角(SS corner))會有不同的延遲。因此，很難決定適當的補償值以確保各種制程的集成電路的輸入輸出電路都能產生正確的數據信號，來正確地判斷輸入輸出電路是否正常操作。在本領域中，有必要提供一種集成電路及集成電路的輸入輸出接口的測試方法，以解決不同的制程所導致的無法正確地決定時脈信號的延遲值而無法產生正確的數據信號以判斷輸入輸出電路是否正常操作的情形。

【發明內容】

根據本揭露的一實施例，提供一種集成電路，包含一輸入輸出接口以及一控制電路。輸入輸出接口包含一第一輸入輸出電路及一第二輸入輸出電路。控制電路產生一第一時脈輸入信號及一第一數據輸入信號。其中當集成電路操作在一第一周期時，第一輸入輸出電路依據第一時脈輸入信號產生一第一時脈輸出信號，第二輸入輸出電路于第一時脈輸出信號的控制下操作，并依據第一數據輸入信號產生一第一數據輸出信號。控制電路比較第一數據輸入信號及第一數據輸出信號以判斷第二輸入輸出電路是否正常操作。

根據本揭露的另一實施例，提供一種集成電路的一輸入輸出接口的測試方法。輸入輸出接口包含一第一輸入輸出電路及一第二輸入輸出電路。測試方法包含以下步驟。在一第一周期中，第一輸入輸出電路依據一第一時脈輸入信號產生一第一時脈輸出信號。在一第一周期中，使用第一時脈輸出信號控制第二輸入輸出電路，使第二輸入輸出電路依據一第一數據輸入信號產生一第一數據輸出信號。在一第一周期中，比較第一數據輸入信號及第一數據輸出信號以判斷第二輸入輸出電路是否正常操作。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合所附圖式作詳細說明如下。

【附圖說明】

圖1A-1B所示為依據本揭露一實施例的集成電路的示意圖。

圖2所示為依據本揭露一實施例的集成電路的輸入輸出接口的測試方法的流程圖。

圖3所示為依據本揭露一實施例的集成電路的示意圖。

圖4A所示為集成電路在第一周期的操作的示意圖。

圖4B所示為集成電路在第二周期的操作的示意圖。

圖5A及圖5B所示為依據本揭露一實施例的集成電路分別操作在第一周期及在的二周期的示意圖。

圖6所示為使用額外的時脈樹架構產生作為輸入輸出電路的時脈信號的集成電路的示意圖。