[發明專利]半導體器件的形成方法

在審

• 申請號: 201610786851.2
• 申請日: 2016-08-31
• 公開（公告）號: CN107785271A
• 公開（公告）日: 2018-03-09
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 徐文欣,吳敏

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體器件的形成方法。

背景技術

MOS晶體管是現代集成電路中最重要的元件之一。MOS晶體管的基本結構包括：半導體襯底；位于半導體襯底表面的柵極結構，位于柵極結構一側半導體襯底內的源區和位于柵極結構另一側半導體襯底內的漏區。MOS晶體管的工作原理是：通過在柵極結構施加電壓，調節通過柵極結構底部溝道的電流來產生開關信號。

隨著半導體技術的發展，傳統的平面式的MOS晶體管對溝道電流的控制能力變弱，造成嚴重的漏電流。而鰭式場效應晶體管(Fin FET)是一種新興的多柵器件，一般包括凸出于半導體襯底表面的鰭部，覆蓋部分所述鰭部的頂部表面和側壁表面的柵極結構，位于柵極結構一側的鰭部內的源區和位于柵極結構另一側的鰭部內的漏區。

為了進一步減小短溝道效應對半導體器件的影響，降低溝道漏電流。一種方法是在鰭部底部中摻雜有防穿通離子，減少漏源穿通的可能性，從而降低短溝道效應。

然而現有技術中，不能達到：增加鰭部中防穿通離子的濃度的同時降低成本。

發明內容

本發明解決的問題是提供一種半導體器件的形成方法，使得鰭部中防穿通離子的濃度增加，從而增強了防穿通能力，同時降低了成本。

為解決上述問題，本發明提供一種半導體器件的形成方法，包括：提供半導體襯底，所述半導體襯底表面具有鰭部；在所述鰭部的表面形成擴散層，所述擴散層中具有防穿通離子；在所述擴散層表面形成覆蓋層，所述防穿通離子在覆蓋層中的固溶度小于在擴散層中的固溶度；在半導體襯底上形成覆蓋部分覆蓋層的犧牲層，所述犧牲層的表面低于鰭部的頂部表面；去除高于犧牲層表面的擴散層和覆蓋層后，進行退火處理，使防穿通離子進入鰭部中。

可選的，所述擴散層的材料為含有防穿通離子的氧化硅。

可選的，當所述半導體器件為N型鰭式場效應晶體管時，所述防穿通離子的類型為P型。

可選的，所述防穿通離子為硼離子、BF^-₂離子或銦離子。

可選的，當所述半導體器件為P型鰭式場效應晶體管時，所述防穿通離子的類型為N型。

可選的，所述防穿通離子為磷離子或砷離子。

可選的，所述覆蓋層的材料為氮化硅或者摻雜有間隙離子的非晶硅。

可選的，當所述覆蓋層的材料為氮化硅時，形成所述覆蓋層的工藝為原子層沉積工藝、等離子體化學氣相沉積工藝、低壓化學氣相沉積工藝或者亞大氣壓化學氣相沉積工藝。

可選的，當所述覆蓋層的材料為摻雜有間隙離子的非晶硅時，形成所述覆蓋層的方法包括：在擴散層表面形成覆蓋膜；采用離子注入工藝在所述覆蓋膜中注入間隙離子，從而形成覆蓋層。

可選的，所述間隙離子為碳離子或氮離子。

可選的，當所述間隙離子為碳離子時，所述離子注入工藝的參數包括：注入能量為0.5KeV～20KeV，注入劑量為1.0E13atom/cm²～1.0E16atom/cm²，注入角度為7度～20度。

可選的，當所述間隙離子為氮離子時，所述離子注入工藝的參數包括：注入能量為0.5KeV～15KeV，注入劑量為1.0E13atom/cm²～1.0E16atom/cm²，注入角度為7度～20度。

可選的，當所述覆蓋層的材料為摻雜有間隙離子的非晶硅時，所述間隙離子在覆蓋層中的原子百分比為1％～10％。

可選的，所述覆蓋層的厚度為10埃～40埃。

可選的，所述犧牲層的材料為底部抗反射層或者有機聚合物層。

可選的，形成所述犧牲層的方法包括：形成覆蓋所述覆蓋層和半導體襯底的犧牲層；回刻蝕所述犧牲層，使犧牲層的表面低于鰭部的頂部表面。

可選的，在去除高于犧牲層表面的擴散層和覆蓋層后，且進行退火處理之前，還包括：去除所述犧牲層。

可選的，所述退火處理的參數包括：采用的氣體包括N₂，退火溫度為800攝氏度～1100攝氏度。

與現有技術相比，本發明的技術方案具有以下優點：