[發(fā)明專利]用于電鍍裝置的邊緣流元件

有效

• 申請(qǐng)?zhí)枺?/td>: 201610756695.5
• 申請(qǐng)日: 2016-08-29
• 公開(kāi)（公告）號(hào): CN106480481B
• 公開(kāi)（公告）日: 2019-07-09
• 發(fā)明（設(shè)計(jì)）人: 加布里埃爾·海·格拉哈姆;布萊恩·L·巴卡柳;史蒂文·T·邁耶;羅伯特·拉什;詹姆斯·艾薩克·福特納;蔡李鵬
• 申請(qǐng)（專利權(quán)）人: 朗姆研究公司
• 主分類號(hào): C25D7/12
• 分類號(hào): C25D7/12;C25D17/00
• 代理公司: 上海勝康律師事務(wù)所 31263
• 代理人: 樊英如;張華

本發(fā)明涉及用于電鍍裝置的邊緣流元件，具體涉及用于將一種或多種材料電鍍到襯底上的方法和裝置。在許多情況下，材料是金屬并且襯底是半導(dǎo)體晶片，但不限于此。通常情況下，本發(fā)明的實(shí)施方式利用定位在襯底附近的有溝道的板，產(chǎn)生在底部由有溝道的板限定、在頂部由襯底限定并在側(cè)面由橫流約束環(huán)限定的橫流歧管。通常還提供配置為引導(dǎo)電解液到襯底和襯底夾持器之間形成的拐角中的邊緣流元件。電鍍期間，流體向上穿過(guò)有溝道的板中的通道并橫向通過(guò)位于橫流約束環(huán)的一側(cè)上的橫流側(cè)入口，進(jìn)入橫流歧管。流動(dòng)路徑組合在橫流歧管中并且出口在位于橫流入口相對(duì)處的橫流出口處。這些組合的流動(dòng)路徑和邊緣流元件導(dǎo)致改善的電鍍均勻性，尤其在襯底的外周。

技術(shù)領(lǐng)域

本發(fā)明的實(shí)施方式涉及用于在電鍍期間控制電解液流體力學(xué)的方法和裝置。更具體地，在本發(fā)明中描述的方法和裝置對(duì)于在半導(dǎo)體晶片襯底上鍍覆金屬特別有用，例如，具有小于例如約50μm的寬度的小的微凸起特征(例如，銅、鎳、錫和錫合金焊料)以及銅穿硅通孔(TSV)特征的貫穿抗蝕劑鍍覆(through resist plating)。

背景技術(shù)

在現(xiàn)代集成電路制造中電化學(xué)沉積工藝是完善的。在二十一世紀(jì)早期從鋁到銅金屬線互連的轉(zhuǎn)變驅(qū)動(dòng)對(duì)于日益復(fù)雜的電鍍工藝和電鍍工具的需求。大多復(fù)雜工藝響應(yīng)于在設(shè)備金屬化層中更小的載流線的需要演變。這些銅線以通常稱為“鑲嵌”的處理的方法(預(yù)鈍化金屬化)通過(guò)電鍍金屬到非常窄的、高深寬比的溝槽和通孔中形成。

電化學(xué)沉積現(xiàn)在正準(zhǔn)備滿足對(duì)復(fù)雜的封裝和多芯片互連技術(shù)的商業(yè)需求，公知的復(fù)雜的封裝和多芯片互連技術(shù)通常并通俗地稱為晶片級(jí)封裝(WLP)以及穿硅通孔(TSV)電氣連接技術(shù)。部分由于通常較大的特征尺寸(相比于線前端(FEOL)互連)和高深寬比，這些技術(shù)提出對(duì)它們自身的非常顯著的挑戰(zhàn)。

根據(jù)包裝特征的類型和應(yīng)用(例如，通過(guò)芯片連接TSV，互連再分配布線，或芯片到板或芯片焊接，例如倒裝芯片柱)，在目前的技術(shù)中的鍍敷特征通常大于約2μm，并且它們的主要尺寸典型地為約5-100μm(例如，銅柱可以是約50μm)。對(duì)于諸如電源總線之類的一些芯片上結(jié)構(gòu)，待鍍特征可以大于100μm。WLP特征的深寬比通常為約1：1(高度比寬度)或更低，但它們的范圍可高達(dá)約2:1左右，而TSV結(jié)構(gòu)可具有非常高的深寬比(例如，在約20：1附近)。

隨著WLP結(jié)構(gòu)的尺寸從100-200μm縮小到小于50μm，產(chǎn)生獨(dú)特的一組問(wèn)題，這是由于在該數(shù)值范圍上流體動(dòng)力學(xué)和質(zhì)量傳輸邊界層是幾乎相等的。對(duì)于具有較大特征的前幾代，到特征中的流體和質(zhì)量的運(yùn)輸是通過(guò)流場(chǎng)到特征中的基本穿透來(lái)運(yùn)載的，但對(duì)于具有較小的特征的前幾代，渦流以及停滯流的形成能抑制增長(zhǎng)的特征內(nèi)的質(zhì)量運(yùn)輸?shù)乃俾屎途鶆蛐詢烧摺Ｒ虼耍枰谳^小的“微凸起”和TSV特征內(nèi)產(chǎn)生均勻的質(zhì)量傳輸?shù)男路椒ā?/p>

此外，用于純擴(kuò)散工藝的時(shí)間常數(shù)(一維擴(kuò)散平衡時(shí)間常數(shù))利用特征深度L和擴(kuò)散常數(shù)D標(biāo)度為

(秒)。

采用金屬離子的擴(kuò)散系數(shù)的平均合理值(例如，5×10^-6平方厘米/秒)，相對(duì)大的FEOL 0.3μm深的鑲嵌特征將有僅約0.1毫秒的時(shí)間常數(shù)，但WLP凸塊的50μm深的TSV將具有若干秒的時(shí)間常數(shù)。

不僅特征的大小，而且鍍敷速度使WLP和TSV應(yīng)用區(qū)別于鑲嵌應(yīng)用。對(duì)于許多WLP應(yīng)用，根據(jù)被鍍覆的金屬(例如，銅、鎳、金、銀焊料等)的不同，在一方面在制造要求和成本要求之間存在平衡，并且在另一方面在技術(shù)要求和技術(shù)難度之間存在平衡(例如，具有晶片圖案可變性的資本生產(chǎn)率的目標(biāo)和對(duì)諸如裸芯片(die)內(nèi)和特征內(nèi)的晶片要求的目標(biāo))。對(duì)于銅，這種平衡通常以至少約2μm/分鐘的速度，并且典型地以至少約3-4μm/分鐘或更高來(lái)實(shí)現(xiàn)。對(duì)于錫電鍍，可能需要大于約3μm/分鐘的沉積速率，并且對(duì)于一些應(yīng)用，可能需要至少約7μm/分鐘的沉積速率。鎳和擊金(例如，低濃度金閃蒸膜層)，鍍覆速率可介于約0.1至1μm/分鐘之間。在這些金屬的相對(duì)較高的電鍍速率方案中，在電解液中金屬離子到電鍍表面的有效質(zhì)量傳輸是重要的。