[發明專利]具有高耦合比率的閃存器件

有效

• 申請號: 201610754564.3
• 申請日: 2016-08-29
• 公開（公告）號: CN106952924B
• 公開（公告）日: 2021-07-23
• 發明（設計）人: 林玉珠;廖宏哲;莊坤蒼;許世祿
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/11521
• 分類號: H01L27/11521;H01L29/423
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種閃存單元結構，包括：

半導體襯底；

襯墊介電層，設置在所述半導體襯底上；

浮動柵極，設置在所述襯墊介電層上方，其中，所述浮動柵極包括：

第一邊緣；

第二邊緣，與所述第一邊緣相對；

底面，與所述襯墊介電層相鄰并且接觸所述半導體襯底中的淺溝槽隔離區域；和

頂面，與所述底面相對并且位于所述第一邊緣和所述第二邊緣之間，其中，所述頂面具有多個溝槽，并且每個所述溝槽從所述浮動柵極的所述第一邊緣延伸至所述浮動柵極的所述第二邊緣以橫跨所述浮動柵極；

控制柵極，設置在所述浮動柵極的所述頂面上方；以及

阻擋層，設置在所述浮動柵極與所述控制柵極之間，

其中，在垂直于所述溝槽的延伸方向穿過所述浮動柵極的截面圖中，所述襯墊介電層的底面、所述控制柵極與所述淺溝槽隔離區域的接觸面、以及所述浮動柵極的最低底面彼此齊平。

2.根據權利要求1所述的閃存單元結構，其中，所述阻擋層共形地形成在所述浮動柵極的所述頂面上，

在所述浮動柵極的與所述襯墊介電層對準區域之外，還設置有所述溝槽。

3.根據權利要求1所述的閃存單元結構，其中，所述阻擋層包括頂面和在所述頂面上形成的多個溝渠，所述溝渠與所述浮動柵極的所述溝槽對準。

4.根據權利要求1所述的閃存單元結構，其中，所述阻擋層包括頂面和在所述頂面上形成的多個溝渠，并且每個所述溝渠的寬度小于每個所述溝槽的寬度。

5.根據權利要求1所述的閃存單元結構，其中，所述底面與所述襯墊介電層物理接觸，并且所述頂面的表面粗糙度大于所述底面的表面粗糙度。

6.根據權利要求1所述的閃存單元結構，其中，每個所述溝槽具有從所述浮動柵極的厚度的8％至80％的范圍的深度。

7.根據權利要求1所述的閃存單元結構，其中，每個所述溝槽具有深度和寬度，并且所述深度和所述寬度的比率在從2至200的范圍內。

8.根據權利要求1所述的閃存單元結構，其中，每個所述溝槽具有所述浮動柵極的寬度的3％至33％的寬度。

9.根據權利要求1所述的閃存單元結構，其中，所述浮動柵極包括多晶硅。

10.根據權利要求1所述的閃存單元結構，其中，所述控制柵極包括多晶硅。

11.根據權利要求1所述的閃存單元結構，其中，所述控制柵極包括金屬材料。

12.根據權利要求1所述的閃存單元結構，其中，所述半導體襯底包括將有源區域限定在其中的所述淺溝槽隔離區域，并且所述有源區域的寬度小于所述浮動柵極的寬度。

13.根據權利要求1所述的閃存單元結構，其中，所述阻擋層與所述浮動柵極和所述控制柵極物理接觸。