[發(fā)明專利]基于LRC工藝GePMOS器件及其制備方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201610726484.7
• 申請(qǐng)日: 2016-08-25
• 公開（公告）號(hào): CN107785418A
• 公開（公告）日: 2018-03-09
• 發(fā)明（設(shè)計(jì)）人: 汪霖;張萬緒;彭瑤;劉成;陳曉璇;姜博
• 申請(qǐng)（專利權(quán)）人: 西北大學(xué)
• 主分類號(hào): H01L29/78
• 分類號(hào): H01L29/78;H01L21/336;H01L29/10;H01L21/268
• 代理公司: 北京科億知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙)11350
• 代理人: 湯東鳳

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別涉及一種基于LRC工藝Ge PMOS器件及其制備方法。

背景技術(shù)

自從1958年Jack Kilby發(fā)明了第一塊集成電路以來，集成電路一直以Moore定律向前發(fā)展，即集成電路上可容納的晶體管數(shù)目，約每十八個(gè)月便會(huì)增加一倍，性能提升一倍，而價(jià)格降低一半。直至今天，Moore定律仍然發(fā)揮著作用。

然而隨著微電子技術(shù)的進(jìn)一步發(fā)展，器件特征尺寸的不斷縮小，電路的速度不斷增快，靜態(tài)漏電、短溝道效應(yīng)、功耗密度增大、遷移率退化等物理極限使器件性能不斷惡化，IC芯片逐漸趨近其物理與工藝極限，傳統(tǒng)Si基器件和集成電路逐漸顯示出其缺陷和不足，使得Si基集成電路技術(shù)難以再按照摩爾定律繼續(xù)發(fā)展下去。

因此，在目前的工藝水平下，要繼續(xù)維持Moore定律發(fā)展，必須研究新型器件結(jié)構(gòu)、探索新型器件材料、開發(fā)新型器件工藝，從而不斷提高器件與集成電路的性能。對(duì)PMOS器件而言，采用新的溝道材料無疑是一種有效的解決這些物理問題和技術(shù)挑戰(zhàn)的辦法。

近些年，隨著外延技術(shù)的發(fā)展，Si基Ge材料引起了人們的廣泛關(guān)注。為了提高Si基器件空穴遷移率，可以采用Ge材料做器件溝道。由于Ge材料具有較大的載流子遷移率，其空穴遷移率是Si材料的 4.2倍，且是所有半導(dǎo)體中較高的，特別是可以與現(xiàn)有的Si工藝兼容，制備方法簡(jiǎn)單等優(yōu)勢(shì)，已成為現(xiàn)在半導(dǎo)體行業(yè)研發(fā)的重點(diǎn)和熱點(diǎn)。

利用Ge材料制作PMOS，通常是在Si襯底上外延生長(zhǎng)Ge，再制成PMOS器件。然而，Ge材料與Si材料的晶格常數(shù)相差較大，晶格失配高達(dá)4.2％，在Si基Ge的外延薄膜層容易形成較高的表面粗糙度和較高的位錯(cuò)密度，這大大限制了PMOS器件的性能。因此，采用Si襯底上制備高質(zhì)量Ge外延層的工藝來制作PMOS，是半導(dǎo)體領(lǐng)域內(nèi)研究解決的熱點(diǎn)課題之一。

發(fā)明內(nèi)容

因此，為解決現(xiàn)有技術(shù)存在的技術(shù)缺陷和不足，本發(fā)明提出一種基于LRC工藝Ge PMOS器件及其制備方法。

具體地，本發(fā)明一個(gè)實(shí)施例提出的一種基于LRC工藝Ge PMOS器件的制備方法，包括：

S101、選取單晶Si襯底；

S102、在275℃～325℃溫度下，利用CVD工藝在所述單晶Si襯底上生長(zhǎng)40～50nm的第一Ge籽晶層；

S103、在500℃～600℃溫度下，利用CVD工藝在在所述第一Ge籽晶層表面生長(zhǎng)150～250nm的第二Ge主體層；

S104、利用CVD工藝在所述第二Ge主體層表面上淀積150nm SiO₂層；

S105、將包括所述單晶Si襯底、所述第一Ge籽晶層、所述第二 Ge主體層及所述SiO₂層的整個(gè)襯底材料加熱至700℃，連續(xù)采用激光工藝晶化所述整個(gè)襯底材料，其中，激光波長(zhǎng)為808nm，激光光斑尺寸10mm×1mm，激光功率為1.5kW/cm²，激光移動(dòng)速度為25mm/s；

S106、自然冷卻整個(gè)襯底材料；

S107、利用干法刻蝕工藝刻蝕所述SiO₂層，得到所述Ge/Si虛襯底材料；

S108、在500～600℃溫度下，利用CVD外延工藝在所述Ge/Si虛襯底表面淀積厚度為900～950nm的N型Ge層，摻雜濃度為1×10¹⁶～5×10¹⁶cm^-3；

S109、在250～300℃溫度下，采用原子層淀積工藝在所述N型Ge層表面淀積厚度為2～3nm HfO₂材料；

S110、利用電子束蒸發(fā)工藝在所述HfO₂材料表面淀積厚度為10～20nm的Al-Cu材料；

S111、利用刻蝕工藝刻選擇性蝕掉指定區(qū)域的所述Al-Cu材料及所述HfO₂材料形成PMOS的柵極區(qū)；

S112、采用自對(duì)準(zhǔn)工藝，在整個(gè)襯底表面進(jìn)行硼離子注入，在250～300℃溫度下，在氮?dú)猸h(huán)境下快速熱退火30s，形成PMOS源漏區(qū)；

S113、利用CVD工藝在整個(gè)襯底表面淀積厚度為200～300nm的BPSG形成介質(zhì)層；

S114、利用硝酸和氫氟酸刻蝕所述BPSG形成源漏接觸孔；

S115、利用電子束蒸發(fā)工藝在整個(gè)襯底表面淀積厚度為10～20nm 的金屬W材料形成源漏接觸；

S116、利用刻蝕工藝刻選擇性蝕掉指定區(qū)域的金屬W，并利用CMP工進(jìn)行平坦化處理；