[發明專利]集成電路芯片的原型驗證裝置

在審

• 申請號: 201610698654.5
• 申請日: 2016-08-22
• 公開（公告）號: CN107766599A
• 公開（公告）日: 2018-03-06
• 發明（設計）人: 李聰聰
• 申請（專利權）人: 深圳市中興微電子技術有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京派特恩知識產權代理有限公司11270
• 代理人: 李梅香,張穎玲

技術領域

本發明涉及電子技術及微電子技術領域，尤其涉及一種集成電路芯片的原型驗證裝置。

背景技術

在集成電路(Integrated Circuit，IC)芯片的開發過程中，為了測試IC芯片設計是否成功，生產之前必須要進行流片，但直接進行IC芯片流片容易對IC芯片造成損害，成本較大，因此，為了避免多次流片所造成的高成本、高風險，IC芯片開發過程中需要在流片之前采用一些有效的方法來檢測IC芯片設計的邏輯是否正確，即進行IC芯片的原型驗證。

現場可編程門陣列(Field－Programmable Gate Array，FPGA)具有可編程的特點，它能夠對邏輯設計進行反復的修改，直至達到滿意的結果；利用FPGA的可編程特點，在進行IC芯片的原型驗證時，通常采用的方法是先將邏輯設計進行綜合、布局、布線，然后快速地燒寫至FPGA，在FPGA平臺上進行驗證，其良好的物理特性填補了軟件仿真環境與實際物理芯片在速度上的巨大差距，從而可以縮短IC芯片的開發周期、降低成本、提高IC芯片流片的成功率，為快速面向市場提供了有力的保障，成為現代IC設計驗證的技術主流。

隨著IC設計的規模越來越大以及FPGA技術的快速發展，雖然FPGA的容量不斷增大，但依然不能滿足許多超大規模IC芯片的原型驗證的需求，而采用大型的硬件仿真平臺進行IC芯片的原型驗證時，雖然容量很大，但實際應用中的運行速率低下，降低了工作效率。

發明內容

有鑒于此，本發明實施例期望提供一種集成電路芯片的原型驗證裝置，以滿足超大規模IC芯片的原型驗證的容量需求，同時實現全IC芯片的全速驗證，提高工作效率。

為達到上述目的，本發明的技術方案是這樣實現的：

本發明提供一種集成電路芯片的原型驗證裝置，所述裝置包括：

異構中央處理器CPU模塊及現場可編程門陣列FPGA模塊；

所述異構CPU模塊包括：至少一個異構CPU單板、第一外部高速光纖接口；所述FPGA模塊包括：至少一個FPGA單板、第二外部高速光纖接口；

所述異構CPU模塊的第一外部高速光纖接口通過光纖與所述FPGA模塊的第二外部高速光纖接口連接。

上述方案中，所述至少一個異構CPU單板包括：

至少一個異構CPU、與所述至少一個異構CPU對應的至少一個第一內部高速光纖接口、與所述至少一個異構CPU對應的至少一個第一時鐘數據恢復CDR芯片、第一時鐘芯片；

所述第一CDR芯片設置在所述異構CPU上；

所述第一CDR芯片與所述第一時鐘芯片連接；

所述第一內部高速光纖接口與所述第一外部高速光纖接口連接。

上述方案中，所述異構CPU包括：至少一個ARM單元及內部FPGA單元；

所述ARM單元通過內部總線與所述內部FPGA單元連接。

上述方案中，所述異構CPU單板為兩個或兩個以上時，通過光纖將所述兩個或兩個以上異構CPU單板串聯連接。

上述方案中，所述異構CPU單板還包括：與所述至少一個異構CPU對應的至少一個第一外設電路；

所述第一外設電路與所述異構CPU連接。

上述方案中，所述第一時鐘芯片為第一兩級鎖相環PLL芯片。

上述方案中，所述至少一個FPGA單板包括：

至少一個FPGA、與所述至少一個FPGA對應的至少一個第二內部高速光纖接口、與所述至少一個FPGA對應的至少一個第二時鐘數據恢復CDR芯片、第二時鐘芯片；

所述第二CDR芯片設置在所述FPGA上；

所述第二CDR芯片與所述第二時鐘芯片連接；

所述第二內部高速光纖接口與所述第二外部高速光纖接口連接。

上述方案中，所述FPGA單板為兩個或兩個以上時，通過光纖將所述兩個或兩個以上FPGA單板串聯連接。

上述方案中，所述FPGA單板還包括：與至少一個FPGA對應的至少一個第二外設電路；

所述第二外設電路與所述FPGA連接。

上述方案中，所述第二時鐘芯片為第二兩級鎖相環PLL芯片。