[發(fā)明專利]通用處理器與神經(jīng)網(wǎng)絡(luò)處理器的協(xié)同系統(tǒng)設(shè)計

有效

• 申請?zhí)枺?/td>: 201610695285.4
• 申請日: 2016-08-19
• 公開（公告）號: CN107657316B
• 公開（公告）日: 2020-04-07
• 發(fā)明（設(shè)計）人: 余金城;姚頌
• 申請（專利權(quán)）人: 北京深鑒智能科技有限公司
• 主分類號: G06N3/08
• 分類號: G06N3/08;G06K9/62
• 代理公司: 北京卓孚律師事務(wù)所 11821
• 代理人: 任宇

1.一種用于運行人工神經(jīng)網(wǎng)絡(luò)(ANN)的深度處理單元(DPU)，包括：

CPU，用于調(diào)度可編程處理模塊(PL)和直接存儲器訪問器(DMA)；

直接存儲器訪問器(DMA)，分別與所述CPU、可編程處理模塊和外部存儲器連接，用于所述CPU和可編程處理模塊之間的通信；

可編程處理器模塊(PL)，包括：

控制器(Controller)，用于獲取指令，并基于所述指令對計算核進(jìn)行調(diào)度；

計算核(Computing Complex)，包括多個計算單元(PE)，用于基于指令和數(shù)據(jù)進(jìn)行計算任務(wù)；

緩沖區(qū)(buffer)，用于保存所述可編程處理器模塊使用的數(shù)據(jù)和指令；

外部存儲器(DDR)，與所述CPU、DMA和可編程邏輯模塊分別連接，用于保存：實現(xiàn)ANN的指令和需要被ANN處理的數(shù)據(jù)；

其中所述CPU控制所述DMA在所述外部存儲器和所述可編程邏輯模塊之間傳輸指令；

其中所述可編程邏輯模塊和所述外部存儲器直接傳輸數(shù)據(jù)。

2.根據(jù)權(quán)利要求1所述的深度處理單元，其中所述DMA和所述可編程處理模塊之間通過FIFO傳輸指令。

3.根據(jù)權(quán)利要求1所述的深度處理單元，其中所述CPU還包括：

狀態(tài)監(jiān)視模塊，用于監(jiān)視所述可編程邏輯模塊的有限狀態(tài)機(jī)(FSM)的狀態(tài)。

4.根據(jù)權(quán)利要求1所述的深度處理單元，所述計算單元(PE)包括：

復(fù)雜卷積核(convolver complex)，與所述緩沖區(qū)相連以接收ANN的權(quán)重，輸入數(shù)據(jù)，用于進(jìn)行所述ANN中的卷積計算操作；

加法樹(adder tree)，與所述復(fù)雜卷積核連接，用于對卷積計算操作的結(jié)果求和；

非線性化模塊，與所述加法樹連接，用于把非線性函數(shù)操作應(yīng)用到所述加法樹的輸出。

5.根據(jù)權(quán)利要求4所述的深度處理單元，所述計算單元(PE)還包括：

匯集模塊，與所述非線性化模塊連接，用于進(jìn)行所述ANN中的匯集操作。

6.根據(jù)權(quán)利要求1所述的深度處理單元，所述緩沖區(qū)包括：

輸入緩沖區(qū)，用于準(zhǔn)備所述計算核計算使用的輸入數(shù)據(jù)、指令；

輸出緩沖區(qū)，保存并輸出計算結(jié)果。

7.根據(jù)權(quán)利要求4所述的深度處理單元，所述緩沖區(qū)還包括：

偏置移位器(bias shift)，用于移位權(quán)重到不同的量化范圍，所述權(quán)重為被量化的定點數(shù)，并把移位后的權(quán)重輸出給所述加法樹。

8.根據(jù)權(quán)利要求1所述的深度處理單元，其中所述CPU、所述可編程邏輯模塊、所述DMA被實現(xiàn)在一個SOC上。

9.根據(jù)權(quán)利要求8所述的深度處理單元，其中所述外部存儲器被實現(xiàn)在不同于所述SOC的另一個芯片上。