[發明專利]半導體結構及其形成方法

有效

• 申請號: 201610664667.0
• 申請日: 2016-08-12
• 公開（公告）號: CN107731807B
• 公開（公告）日: 2021-02-02
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L21/82
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 高靜;吳敏

一種半導體結構及其形成方法，所述方法包括：提供包括第一區域和第二區域的基底；在第一區域基底中形成阱區；在第二區域基底中形成漂移區；圖形化基底，形成襯底以及凸出于襯底的鰭部，包括位于第一區域和第二區域交界處的第一鰭部，以及位于第二區域的第二鰭部，在與鰭部延伸方向相垂直的方向上，第二鰭部的寬度尺寸值大于第一鰭部的寬度尺寸值；在第一鰭部表面形成位于第一區域和第二區域交界處的柵極結構；在柵極結構一側第一鰭部內形成源極、另一側第二鰭部內形成漏極。本發明使第二鰭部的寬度尺寸值大于第一鰭部的寬度尺寸值，器件導通時電流流經第二鰭部的橫截面面積增大，從而加快電流流出的速度，增強釋放靜電的能力。

技術領域

本發明涉及半導體領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體芯片的運用越來越廣泛，導致半導體芯片受到靜電損傷的因素也越來越多。在現有的芯片設計中，常采用靜電放電(ESD，Electrostatic Discharge)保護電路以減少芯片損傷。現有的靜電放電保護電路的設計和應用包括：柵接地的N型場效應晶體管(Gate Grounded NMOS，簡稱GGNMOS)保護電路、可控硅(Silicon Controlled Rectifier，簡稱SCR)保護電路、橫向雙擴散場效應晶體管(Lateral Double Diffused MOSFET，簡稱LDMOS)保護電路、雙極結型晶體管(Bipolar Junction Transistor，簡稱BJT)保護電路等。其中，LDMOS由于能承受更高的擊穿電壓而被廣泛運用于ESD保護。

隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小。平面LDMOS已無法滿足技術需求，逐漸開始向具有更高功效的三維立體式的晶體管過渡，如引入鰭式場效應晶體管。

但是，即使在LDMOS中引入了鰭式場效應晶體管，現有技術的半導體器件的電學性能依舊較差。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，優化半導體器件的電學性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供基底，所述基底包括第一區域和第二區域；在所述第一區域的基底中形成阱區，所述阱區內具有第一摻雜離子；在所述第二區域的基底中形成漂移區，所述漂移區內具有第二摻雜離子，且所述第二摻雜離子類型與所述第一摻雜離子類型不同；圖形化所述基底，形成襯底以及凸出于所述襯底的鰭部，所述鰭部包括位于所述第一區域和第二區域交界處的第一鰭部，以及位于所述第二區域的第二鰭部，在與所述鰭部延伸方向相垂直的方向上，所述第二鰭部的寬度尺寸值大于所述第一鰭部的寬度尺寸值；其中，位于所述第一區域的第一鰭部為第一鰭部第一部分，位于所述第二區域的第一鰭部為第一鰭部第二部分；形成位于所述第一區域和第二區域交界處的柵極結構，所述柵極結構覆蓋所述第一鰭部的部分頂部表面，以及所述第一鰭部第二部分的部分側壁表面；在所述柵極結構一側的第一鰭部第一部分內形成源極，在所述柵極結構另一側的第二鰭部內形成漏極，所述源極和漏極內具有第三摻雜離子，且所述第三摻雜離子與所述第二摻雜離子類型相同。

相應的，本發明還提供一種半導體結構，包括：基底，包括襯底以及凸出于所述襯底的鰭部，所述基底包括第一區域和第二區域，所述鰭部包括位于所述第一區域和第二區域交界處的第一鰭部，以及位于所述第二區域的第二鰭部，在與所述鰭部延伸方向相垂直的方向上，所述第二鰭部的寬度尺寸值大于所述第一鰭部的寬度尺寸值；其中，位于所述第一區域的第一鰭部為第一鰭部第一部分，位于所述第二區域的第一鰭部為第一鰭部第二部分；阱區，位于所述第一區域的基底內，所述阱區內具有第一摻雜離子；漂移區，位于所述第二區域的基底內，所述漂移區內具有第二摻雜離子，且所述第二摻雜離子類型與所述第一摻雜離子類型不同；柵極結構，位于所述第一區域和第二區域的交界處，且覆蓋所述第一鰭部的部分頂部表面，以及所述第一鰭部第二部分的部分側壁表面；源極，位于所述柵極結構一側的第一鰭部第一部分內，且所述源極位于所述阱區內，所述源極內具有第三摻雜離子；漏極，位于所述柵極結構另一側的第二鰭部內，且所述漏極位于所述漂移區內，所述漏極內具有第三摻雜離子。