[發明專利]電壓控制電路

有效

• 申請號: 201610650456.1
• 申請日: 2016-08-08
• 公開（公告）號: CN107707115B
• 公開（公告）日: 2020-03-13
• 發明（設計）人: 彭家旭;倪昊;周耀;羅光燕
• 申請（專利權）人: 中芯國際集成電路制造（天津）有限公司;中芯國際集成電路制造（上海）有限公司
• 主分類號: H02M3/07
• 分類號: H02M3/07
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

1.一種電壓控制電路，其特征在于，包括：

電荷泵，用于產生電壓，并給一輸出端提供電壓；

檢測單元，用于檢測所述電荷泵提供給所述輸出端的電壓值；

速率控制單元，用于依次向所述檢測單元提供多個參考電壓，當所述檢測單元判斷所述輸出端的電壓值達到接收的一個所述參考電壓與一比例常數的乘積時，輸出一邏輯信號到所述速率控制單元，所述速率控制單元根據所述邏輯信號延時輸出另一個所述參考電壓到所述檢測單元；

振蕩器，接收所述邏輯信號，并控制所述電荷泵的輸出；

其中，所述速率控制單元包括：

邏輯單元，接收所述邏輯信號，并輸出多個開關信號；

多個開關支路，每一所述開關支路連接一個所述參考電壓，所述多個開關支路接收所述多個開關信號，根據所述多個開關信號導通其中一個所述開關支路，將所述一個開關支路上的參考電壓輸出到所述檢測單元；

其中，每一所述開關支路包括：延時單元，連接于所述邏輯單元，接收所述開關信號，并輸出延時開關信號；反相器，接收所述延時開關信號，并輸出反相延時開關信號；選擇開關，依次接收所述延時開關信號和所述反相延時開關信號，導通其中的某一選擇開關，并輸出該開關支路上的參考電壓。

2.如權利要求1所述的電壓控制電路，其特征在于，所述輸出端的電壓值與導通的開關支路上的參考電壓成正比，比值為所述比例常數。

3.如權利要求1所述的電壓控制電路，其特征在于，所述速率控制單元包括至少四個所述開關支路。

4.如權利要求1所述的電壓控制電路，其特征在于，所述多個開關支路的參考電壓依次增大。

5.如權利要求1所述的電壓控制電路，其特征在于，所述選擇開關為CMOS開關支路，包括第一PMOS晶體管和第一NMOS晶體管，所述第一PMOS晶體管的源極和所述第一NMOS晶體管的源極連接所述參考電壓的輸入端，所述第一PMOS晶體管的漏極和所述第一NMOS晶體管的漏極連接所述參考電壓的輸出端，所述第一NMOS晶體管的柵極連接所述反相延時開關信號，所述第一PMOS晶體管的柵極連接所述延時開關信號。

6.如權利要求1所述的電壓控制電路，其特征在于，所述延時單元包括：

第二PMOS晶體管，源極連接第一電源端，漏極連接第一節點，柵極連接所述開關信號；

第二NMOS晶體管，源極連接第二電源端，柵極連接所述開關信號；

第一晶體管串結構，所述晶體管串結構連接于所述第一節點與所述第二NMOS晶體管的漏極之間；

第三PMOS晶體管，源極連接所述第一電源端，柵極連接所述第一節點；

第六NMOS晶體管，源極連接所述第二電源端，漏極連接第二節點，柵極連接所述第一節點，所述第二節點輸出所述延時開關信號；

第二晶體管串結構，所述第二晶體管串結構連接于所述第三PMOS晶體管的漏極與所述第二節點之間；

第十NMOS晶體管，柵極連接所述第一節點，源極和漏極連接所述第二電源端。

7.如權利要求6所述的電壓控制電路，其特征在于，所述第一晶體管串結構包括依次串聯于所述第一節點和所述第二NMOS晶體管漏極之間的第三NMOS晶體管、第四NMOS晶體管和第五NMOS晶體管，所述第三NMOS晶體管的柵極、所述第四NMOS晶體管的柵極和所述第五NMOS晶體管的柵極連接所述第一電源端。

8.如權利要求6所述的電壓控制電路，其特征在于，所述第二晶體管串結構包括依次串聯于所述第三PMOS晶體管漏極和所述第二節點之間的第七NMOS晶體管、第八NMOS晶體管和第九NMOS晶體管，所述第七NMOS晶體管的柵極、所述第八NMOS晶體管的柵極和所述第九NMOS晶體管的柵極連接所述第一電源端。

9.如權利要求1所述的電壓控制電路，其特征在于，當所述輸出端的電壓值不等于所述參考電壓與所述比例常數的乘積時，所述邏輯信號為低電平，當所述輸出端電壓等于所述參考電壓與所述比例常數的乘積時，所述邏輯信號為高電平。