[發明專利]多重堆疊層疊式封裝結構的形成方法

在審

• 申請號: 201610621524.1
• 申請日: 2016-08-01
• 公開（公告）號: CN107369679A
• 公開（公告）日: 2017-11-21
• 發明（設計）人: 李其融;蘇安治;陳憲偉;黃立賢;陳威宇;楊天中
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L25/18
• 分類號: H01L25/18;H01L21/60
• 代理公司: 北京同立鈞成知識產權代理有限公司11205
• 代理人: 馬雯雯,臧建明

技術領域

本發明實施例是關于一種層疊式封裝(package on package，POP)結構，且特別是有關于一種多重堆疊層疊式封裝結構的形成方法。

背景技術

在傳統整合扇出(Integrated Fan-Out，InFO)工藝中，其中接合了第一組件芯片的頂封裝接合于底封裝。底封裝也可具有封裝于其內的組件芯片。通過采用整合扇出工藝，封裝的整合度提升。

在現行的整合扇出工藝中，先形成底封裝，其包括密封封裝膠體于組件芯片及復數穿透成形通孔(through-molding via)。形成重布線路(redistribution lines)以連接組件芯片及穿透成形通孔。接著，通過焊接點接合頂封裝于底封裝，所述頂封裝可包括接合于附加的封裝基板的組件芯片。

發明內容

本發明提供一種多重堆疊層疊式封裝結構的形成方法，可減緩多重堆疊封裝內的翹曲應力、可增加多重堆疊封裝的良率且可降低組件封裝的高度。

根據本發明的一些實施例，一種方法包括以下步驟。形成第一堆疊半導體組件于第一承載晶片上。單體化第一堆疊半導體組件。膠合第一堆疊半導體組件于第二承載晶片。貼合第二半導體組件于第一堆疊半導體組件上。密封第一堆疊半導體組件及第二半導體組件。將電性連接形成于并電性耦接于第一堆疊半導體組件及第二半導體組件。

基于上述，在中間工藝步驟單體化多重堆疊封裝并接著再次將其貼合于載板以進一步進行工藝，可減緩中間多重堆疊封裝內的翹曲應力，其可減緩最終多重堆疊封裝內的翹曲應力。中間多重堆疊封裝的功能也可被測試，使得僅已知良好多重堆疊封裝進一部進行工藝。此種測試可增加最終多重堆疊封裝的良率。形成半導體組件的承載基板并將其薄化以取代將其移除，可通過避免分離步驟而進一步增加良率。多重堆疊封裝可降低最終組件封裝的高度。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

附圖說明

圖1至圖12是根據一實施例所示出的具有多重堆疊芯片的封裝的形成的中間階段的剖面圖；

圖13是根據另一實施例所示出的具有多重堆疊芯片的封裝的剖面圖；

圖14是根據另一實施例所示出的具有多重堆疊芯片的封裝的剖面圖；

圖15是根據另一實施例所示出的具有多重堆疊芯片的封裝的剖面圖；

圖16至圖26是根據一實施例所示出的具有多重堆疊芯片的封裝的形成的中間階段的剖面圖；

圖27是根據另一實施例所示出的具有多重堆疊芯片的封裝的剖面圖；

圖28是根據一些實施例所示出的具有多重堆疊芯片的封裝的平面圖。

附圖標記說明：

100、204、214、232、304、404、504、604、614、634：集成電路芯片；

102：基板；

104：內連線；

106、206、216、606、616：芯片連接結構；

108：介電材料；

200：第一封裝結構；

200a、600a：第一封裝區域；

200b、600b：第二封裝區域；

202、230、602、632、702：承載基板；

208、218、234、608、618、636：封裝體；

210、220、610、620：介電層；

212、222、224、612、622、624：導通孔；

226、242、628、644：切割；

228、302、402、502、630、704、708：多重堆疊封裝；

236、638、706、710：重布線結構；

238、640：接墊；

240、642、712：導通連接結構；

300：第二封裝結構；

400：第三封裝結構；

500：第四封裝結構；

600：第五封裝結構；

626：薄化工藝；

700：第六封裝結構。

具體實施方式