[發明專利]低功耗并行哈希計算電路

在審

• 申請號: 201610599300.5
• 申請日: 2016-07-27
• 公開（公告）號: CN107666387A
• 公開（公告）日: 2018-02-06
• 發明（設計）人: 許靜雯;馮博凌;徐浩然;金玉川;趙暾
• 申請（專利權）人: 北京計算機技術及應用研究所
• 主分類號: H04L9/32
• 分類號: H04L9/32;H04L9/06
• 代理公司: 中國兵器工業集團公司專利中心11011
• 代理人: 張然

1.一種并行哈希計算電路，其特征在于，包括：控制模塊、消息填充模塊、哈希算法迭代模塊、消息暫存模塊和初始值寄存器；

該控制模塊連接消息暫存模塊、該消息填充模塊以及該哈希算法迭代模塊，該初始值寄存器連接該哈希算法迭代模塊；

該控制模塊用于控制讀取數據發送使能信號；該消息暫存模塊用于對輸入的信息暫存；該消息填充模塊用于根據消息的長度，對該消息暫存模塊的輸出消息進行比特填充；該哈希算法迭代模塊包含多個哈希算法IP核，用于進行哈希運算；該初始值寄存器用于提供給哈希算法迭代模塊初始值。

2.如權利要求1所述的并行哈希計算電路，其特征在于，該控制模塊的該使能信號包含用于讀取消息暫存模塊中存儲數據的讀使能信號和地址信號，用于哈希算法迭代模塊的計算使能信號和用于消息填充模塊的填充使能信號。

3.如權利要求1所述的并行哈希計算電路，其特征在于，該消息暫存模塊是32比特位寬，深度16的靜態隨機存取存儲器。

4.如權利要求1所述的并行哈希計算電路，其特征在于，該消息填充模塊用于根據消息的長度，判斷消息在該消息暫存模塊中的最后一位所在的位置，在消息最后一位后面補充一比特1，若干比特0和64比特的消息長度信息，使得填充后的消息是512比特的整數倍。

5.如權利要求1所述的并行哈希計算電路，其特征在于，每個該哈希算法IP核中包含8個32比特寄存器、8條加法器和移位寄存器組成的數據通路以及消息擴展單元。

6.如權利要求5所述的并行哈希計算電路，其特征在于該初始值寄存器為256比特的寄存器。

7.如權利要求1所述的并行哈希計算電路，其特征在于，該控制模塊的輸出端與消息暫存模塊的輸入端讀使能信號以及地址信號相連，該消息暫存模塊的輸出端與該消息填充模塊的輸入端相連；該控制模塊的輸出端與消息填充模塊的填充使能信號相連，該消息填充模塊的輸出端與哈希算法迭代模塊的輸入端連接，該控制模塊的輸出端與該哈希算法迭代模塊輸入端計算使能信號相連；哈希算法迭代模塊輸出端與初始值寄存器的輸入端相連，初始值寄存器的輸出端與哈希算法迭代模塊輸入端相連。

8.如權利要求1所述的并行哈希計算電路，其特征在于，該控制模塊通過數據總線讀取哈希算法中共用消息的64比特的消息長度信息，根據消息長度信息讀取共用消息并存入該消息暫存模塊，當該消息暫存模塊的SRAM存滿一個512比特消息分組后，通過該消息填充模塊將填充后的結果輸給哈希算法迭代模塊。

9.如權利要求1所述的并行哈希計算電路，其特征在于，該控制模塊控制一個哈希算法IP核進行計算，哈希算法迭代模塊對512比特的消息分組進行消息擴展產生64個32比特的字，每個字被用在哈希算法的每一輪迭代中，重復進行64輪迭代，得到256比特的計算結果，重復上述過程直到不同消息的相同部分計算完畢，將計算結果作為初始值輸入到該初始值寄存器。

10.如權利要求4所述的并行哈希計算電路，其特征在于，當計算不同消息的不同部分時，該控制模塊讀取該初始值寄存器中的初始值，并將初始值賦給哈希算法迭代模塊的各個哈希算法IP核，在后續的計算中，這個計算結果值作為初始值使用。