[發明專利]連續逼近暫存器模擬數字轉換器及其模擬至數字信號轉換方法

有效

• 申請號: 201610559780.2
• 申請日: 2016-07-15
• 公開（公告）號: CN107493104B
• 公開（公告）日: 2020-11-27
• 發明（設計）人: 陳志龍;黃詩雄
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: H03M1/46
• 分類號: H03M1/46;H03M1/10
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 李昕巍;章侃銥

一種連續逼近暫存器模擬數字轉換器，包含：一比較器，用來依據一模擬信號產生一比較值；一連續逼近暫存器，耦接該比較器，包含N個記憶單元，各記憶單元儲存一控制值，該N個控制值是與該比較值有關，N為大于2的整數；以及一熱碼編碼數字模擬轉換器，耦接該比較器及該連續逼近暫存器，用來產生該模擬信號，包含N個電容，該N個電容分別耦接該N個記憶單元，該N個電容的N個端電壓分別受該N個控制值控制。

技術領域

本發明涉及模擬數字轉換器(analog-to-digital converter,ADC)，尤其涉及連續逼近暫存器(successive approximation register,SAR)ADC及其模擬至數字信號轉換方法。

背景技術

圖1是現有SAR ADC的功能方法圖。SAR ADC用來將模擬輸入信號Vi轉換成數字信號(由多個數字碼B所組成)。SAR ADC主要包含數字模擬轉換器(digital-to-analogconverter,DAC)110、比較器120及連續逼近暫存器130。在SAR ADC的某一次操作中，連續逼近暫存器130依據比較器120的比較結果，決定數字碼B的其中一位元的值(1/0)。DAC 110依據該次決定的位元值改變其內部電容的端電壓(控制電容的其中一端耦接至地或參考信號Vref)，使電容上的電荷重新分布，進而改變比較器120的反相輸入端及非反相輸入端的電平，以改變SAR ADC下一個操作的比較對象。重復上述的步驟，數字碼B由最高有效位元(MSB)往最低有效位元(LSB)依序被決定，過程中數字碼B所代表的值也漸漸往輸入信號Vi逼近。

一般而言，DAC 110通常以二進位(binary)的方式實作其內部電容的切換機制。但DAC 110中非理想的電容值會造成SAR ADC的錯誤率增加，使得SAR ADC的積分非線性誤差(integral nonlinearity,INL)及微分非線性誤差(differential nonlinearity,DNL)提高，尤其是對應高位元的電容的電容值不準確時，SAR ADC的效能所受的影響更大。熱碼編碼(thermometer-coded，亦稱為溫度碼編碼)DAC有助于緩和不準確的電容值所帶來的不良影響。圖2為現有使用熱碼編碼DAC的SAR ADC的電路圖。圖2的SAR ADC為5位元(B₀～B₄，B₀為LSB，B₄為MSB)。DAC 110包含5個電容C₁～C₅，其中電容C₁～C₂屬于二進位DAC 111，而電容C₃～C₅屬于熱碼編碼DAC 112。電容C₁～C₅的其中一端互相耦接，作為DAC 110的輸出(輸出模擬信號SA)；另一端各耦接至緩沖單元113-1～113-5，緩沖單元113-1～113-5分別用來輸出電容C₁～C₅所應耦接的電壓。連續逼近暫存器130包含4個暫存器135-1～135-4，各暫存1個控制值。4個暫存器135-1～135-4的4個控制值依據比較器120的比較值決定。此4個暫存器135所儲存的控制值控制緩沖單元113的輸出電壓。使用熱碼編碼DAC 112時DAC 110還必須包含二進位碼至熱碼解碼器114，以將暫存器135-3及135-4的控制值(即SAR ADC的最高二位元值)由二進位碼轉換為熱碼，以控制緩沖單元113-3～113-5。開關140為取樣輸入信號Vi之用。

在SAR ADC中，比較器120的比較操作與DAC 110的電容切換操作高速地交替進行，如果DAC 110的電容耦接緩沖單元113的一端能愈快到達目標電壓值，則下一個比較操作時比較器120所輸出的比較值就愈準確。因此比較器120的輸出到電容C₁～C₅的端點間的路徑(包含暫存器135及緩沖單元113)對SAR ADC而言相當關鍵，此路徑上的元件愈少(亦即信號在此路徑上的延遲時間愈短)，意謂著SAR ADC愈穩定且愈準確。然而，二進位碼至熱碼解碼器114由多個邏輯閘所組成，無疑會增加關鍵路徑上的元件數，造成SAR ADC的效能降低。