[發明專利]一種數字調節輸出信號交叉電壓的方法及電路

在審

• 申請號: 201610551756.4
• 申請日: 2016-07-13
• 公開（公告）號: CN107623516A
• 公開（公告）日: 2018-01-23
• 發明（設計）人: 閆浩
• 申請（專利權）人: 北京捷聯微芯科技有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 謝栒,蔡艷園

技術領域

本發明涉及集成電路技術，尤其涉及一種數字調節輸出信號交叉電壓的方法及電路。

背景技術

隨著高速接口電路的快速發展，很多接口電路都需要保證輸出信號的幅度、擺率、和電壓交疊點，從而保證在高速傳輸中眼圖張開的質量。在這其中如果輸入輸出緩沖器(IO BUFFER)的驅動能力在上拉和下拉上有較多不匹配，有可能導致眼圖電壓交叉點的偏離，從而增加誤碼率。

傳統對信號交叉電壓的調整方案主要采用模擬的方法來控制。通過對IO BUFFER的預驅動或者是輸出級的驅動進行調整，改變擺率，從而改變信號交叉點的電壓。然而，改變擺率可能會影響高速傳輸中眼圖張開的質量。

發明內容

本發明的目的在于提供一種數字調節的方法，該方法不改變擺率，而僅對信號上升沿或者下降沿的時間進行調節，使得上升和下降的交叉點進行平移，從而實現對交叉點電壓的調節，保證信號眼圖的質量。

為了實現上述目的，本發明提供了一種數字調節輸出信號交叉電壓的電路，包括輸入緩沖電路、延時控制電路和輸出驅動電路，其中，所述延時控制電路連接在所述輸入緩沖電路和所述輸出驅動電路之間，用于對經緩沖的信號的高電平或低電平進行延時，以調節信號上升和下降的交叉點。

在本發明的一個實施例中，所述延時控制電路為數字調節延時控制電路，所述數字調節延時控制電路用于對經緩沖的信號的高電平或低電平進行數字可調節的延時。

在本發明的一個實施例中，所述數字調節延時控制電路包括數字調節延時單元、邏輯單元以及多路選擇器，其中，所述輸入緩沖電路的輸出連接到所述數字調節延時單元的輸入，所述數字調節延時單元的輸出和所述輸入緩沖電路的輸出連接到所述邏輯單元的輸入，所述邏輯單元的輸出連接到所述多路選擇器的輸入，以及所述多路選擇器的輸出連接到所述輸出驅動電路的輸入。

示例性地，所述數字調節延時單元包括反相器鏈，所述反相器鏈中不同節點的輸出能被選擇以調節延時的時間。

示例性地，所述邏輯單元包括與門和或門。

示例性地，所述多路選擇器為選1邏輯選擇器。

在本發明的一個實施例中，所述輸入緩沖電路包括緩沖器。

在本發明的一個實施例中，所述輸入緩沖電路包括反相器。

另一方面，本發明還提供一種數字調節輸出信號交叉電壓的方法，所述方法包括：在經緩沖的信號經輸出驅動之前，將所述經緩沖的信號的高電平或低電平進行延時，以調節信號上升和下降的交叉點。

在本發明的一個實施例中，所述延時為數字可調節的延時。

本發明所提供的數字調節輸出信號交叉電壓的方法及電路通過對上升和下降沿進行單一的延時操作達到對信號交叉點電壓進行調節的作用。此外，本發明通過全數字的方法實現了輸出信號交叉點電壓的調節，極大的降低了接口電路設計的復雜度。

附圖說明

通過以下結合附圖以舉例方式對本發明的實施方式進行詳細描述后，本發明的其他特征、特點和優點將會更加明顯。

圖1為在傳統信號交叉點電壓調整方法下的信號波形變化示意圖；

圖2為根據本發明實施例的數字調節輸出信號交叉電壓的方法下的信號波形變化示意圖；

圖3為本發明一實施例的數字調節輸出信號交叉電壓的電路的示例性結構框圖；以及

圖4為本發明一實施例的數字調節延時控制電路的示例性結構示意圖。

具體實施方式

在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。

應當理解的是，本發明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發明的范圍完全地傳遞給本領域技術人員。

在此使用的術語的目的僅在于描述具體實施例并且不作為本發明的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括復數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特征、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。