[發明專利]解碼方法、存儲器存儲裝置及存儲器控制電路單元

有效

• 申請號: 201610545280.3
• 申請日: 2016-07-12
• 公開（公告）號: CN107608818B
• 公開（公告）日: 2021-05-18
• 發明（設計）人: 蕭又華;顏恒麟;蔡明諭
• 申請（專利權）人: 深圳大心電子科技有限公司
• 主分類號: G06F11/10
• 分類號: G06F11/10;G11C29/56
• 代理公司: 深圳壹舟知識產權代理事務所(普通合伙) 44331
• 代理人: 寇闖

本發明提供一種適用于低密度奇偶檢查解碼的解碼方法、存儲器存儲裝置及存儲器控制電路單元，其解碼方法，所述解碼方法包括對碼字執行疊代解碼操作，其中多個對數似然比值分別對應所述碼字的多個數據位元值；判斷所述疊代解碼操作是否成功；若所述疊代解碼操作不成功，判斷是否符合擾動條件；若符合所述擾動條件，對所述對數似然比值中的第一對數似然比值執行保護操作，并且對所述對數似然比值中的多個第二對數似然比值執行擾動操作，其中所述第二對數似然比值不同于所述第一對數似然比值；以及在完成所述擾動操作后，再對所述碼字進行所述疊代解碼操作。

技術領域

本發明涉及一種解碼技術，尤其涉及低密度奇偶檢查碼的一種解碼方法、存儲器存儲裝置及存儲器控制電路單元。

背景技術

數碼相機、移動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由于可復寫式非易失性存儲器模塊(例如，快閃存儲器)具有數據非易失性、省電、體積小，以及無機械結構等特性，所以非常適合內建于上述所舉例的各種可攜式多媒體裝置中。

一般來說，為了確保可復寫式非易失性存儲器模塊所儲存的數據的正確性，在將某一數據儲存至可復寫式非易失性存儲器模塊之前，此數據會先被編碼。編碼后的數據(包含原始數據與錯誤更正碼)會被儲存至可復寫式非易失性存儲器模塊中。往后，編碼后的數據可被從可復寫式非易失性存儲器模塊中讀取并且被解碼，以更正其中可能存在的錯誤。以往錯誤更正碼多使用代數解碼演算法，如(BCH code)，而目前機率解碼演算法，如低密度奇偶檢查碼(low density parity code，以下也稱為LDPC)，則逐漸成熟。低密度奇偶檢查碼是使用一個稀疏矩陣(sparse matrix)來編碼與解碼。

低密度奇偶檢查碼是Gallager于1960年首先提出的，可是在1960年之后，LDPC碼逐漸地不受到喜愛，其因實現方式復雜且當時的技術又無法降低LDPC碼實現方式的復雜度。然而，在1990年之后，LDPC碼重新被研究，且已被證實若LDPC基于對應于LDPC碼的坦納圖(Tanner Graph)和積演算法(sum-product algorithm，SPA)以進行疊代解碼時，LDPC碼可以達到近似于雪農(Shannon)信道極限的效能等級。

LDPC碼通常會被定義為一個同位檢查矩陣(parity-check matrix)，且可以利用雙分圖(bipartite graph)來表達，其中雙分圖是有關于上述的坦納圖。雙分圖為一種由多個頂點所構成的圖型，且該些頂點會被劃分為兩種不同的類型，而LDPC碼得以由多個頂點所構成的雙分圖所表示。該些頂點中的一部分被稱為變數節點(variable node)，而其他頂點則被稱為檢查節點(check node)。該些變數節點為一對一的映射到該些已編碼的數據位元(也稱為碼字，codeword)。變數節點也可稱為信息節點(message node)或是位元節點(bit node)。檢查節點也可稱為奇偶節點(parity node)。

一般來說，LDPC解碼器會在疊代解碼操作中，經由未滿足檢查節點(unsatisfiedcheck node)信息或是對數似然比值(log-likelihood ratio，LLR)來進行解碼。

然而，在位元錯誤率(bit error rate)方面，于進行疊代解碼的過程中仍然會遭遇到例如高可靠度錯誤(High reliable error)、矩陣陷阱集合(matrix trapping set)、局部最大值(local maximum)或局部最小值(local minimum)等問題。這些問題會導致位元錯誤率的錯誤地面區(error floor region)與解碼器的解碼收斂速度(decodingconverging speed)的降低。因此，如何檢測且解決發散的對數似然比值(以下也稱，LLR)以提升LDPC解碼器的效能，為此領域技術人員所關心的議題。

發明內容