[發明專利]基準時基電路

在審

• 申請號: 201610532049.0
• 申請日: 2016-07-07
• 公開（公告）號: CN107370475A
• 公開（公告）日: 2017-11-21
• 發明（設計）人: 張濤
• 申請（專利權）人: 成都歡穗科技有限公司
• 主分類號: H03K5/135
• 分類號: H03K5/135
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及電機測速領域，特別涉及電機測速系統的外圍基準時基電路。

背景技術

現場可編程門陣列即FPGA，是從EPLD、PAL、GAL等這些可編程器件的基礎上進一步發展起來的。作為專業集成電路領域中的半定制電路而出現的FPGA，不但解決了定制電路的不足，而且克服了原有可編程器件因門電路數有限的而產生的缺點。FPGA的使用十分的靈活，同一片FPGA只要使用不同的程序就能夠達到不同的電路功能。現在FPGA在通信、儀器、網絡、數據處理、工業控制、軍事和航空航天等眾多領域有著廣泛的應用。隨著成本和功耗的進一步降低，將在更多的領域運用FPGA。基于FPGA的電機測速系統設計，以Quartus II為設計平臺，采用硬件描述語言VHDL和模塊化設計的方式，并通過數碼管驅動電路動態顯示測量的結果。FPGA可以用來設計測量電機的轉速值，包括外圍電路：基準時基電路，復位電路，傳感器測量電路和顯示電路。

發明內容

本發明為解決上述技術問題，提出了一種基準時基電路，用于產生準確的時鐘信號送入FPGA模塊。

本發明采用的技術方案是：基準時基電路，包括：電感、第一電容、第二電容、有源晶振以及電阻；所述有源晶振包括四個引腳：空引腳NC、電路供電電壓引腳VCC、接地引腳GND、輸出引腳OUT；所述電感第一端與外部電源連接，電感第二端與電路供電電壓引腳VCC連接；所述空引腳NC懸空；所述接地引腳GND接地；所述輸出引腳OUT與電阻第一端相連，電阻第二端作為基準時基電路的輸出；所述第一電容第一端與第二電容第一端相連，且第一電容第一端以及第二電容第一端均與電路供電電壓引腳VCC連接，所述第一電容第二端與第二電容第二端相連，且第一電容第二端以及第二電容第二端均接地。

進一步地，所述有源晶振的頻率為：50MHz。

進一步地，所述第一電容參數為：0.1μF。

進一步地，所述第二電容參數為：0.01μF。

進一步地，所述電阻阻值為：33Ω。

本發明的有益效果：本發明的基準時基電路，采用50MHz的有源晶振，3.3V的外部電源通過電感FB5接入有源晶振的VCC端口，同時通過第一電容C10和第二電容C11濾去高頻干擾信號，從有源晶振的OUT端口輸出50MHz的時鐘信號。

附圖說明

圖1為本發明提供的基準時基電路圖。

圖2為本發明提供的復位電路圖。

具體實施方式

為便于本領域技術人員理解本發明的技術內容，下面結合附圖對本發明內容進一步闡釋。

本發明通過FPGA來設計電機測速系統，具有集成度高，可靠性強等特點，工作原理為：傳感器將電機轉速的模擬信號轉換成數字脈沖信號送入FPGA模塊。同時由基準時鐘電路產生準確的時鐘信號和復位電路產生的復位信號送入FPGA模塊。再由FPGA模塊產生分頻電路、十進制計數器電路、數據處理電路和顯示譯碼電路。由分頻電路將送入的基準時鐘信號進行分頻，得到一個閘門信號，作為十進制計數器的使能信號。數據處理電路的作用是將十進制計數器得到的數據進行相應的處理后，再送入顯示譯碼電路進行轉換譯碼。電機測速系統的總體框圖如圖1所示。外圍電路分為：基準時基電路，復位電路，傳感器測量電路和顯示電路。

如圖1所示為本發明提供的基準時基電路，包括：電感FB5、第一電容C₁₀、第二電容C₁₁、頻率為50MHz的有源晶振CRASTAL以及電阻R；所述有源晶振CRASTAL包括四個引腳：空引腳NC、電路供電電壓引腳VCC、接地引腳GND、輸出引腳OUT；所述電感FB5第一端與外部3.3V電源連接，電感FB5第二端與電路供電電壓引腳VCC連接；所述空引腳NC懸空；所述接地引腳GND接地；所述輸出引腳OUT與電阻第R一端相連，電阻R第二端作為基準時基電路的輸出，輸出50MHz的CLKO信號；所述第一電容C₁₀第一端與第二電容C₁₁第一端相連，且第一電容C₁₀第一端以及第二電容C₁₁第一端均與電路供電電壓引腳VCC連接，所述第一電容C₁₀第二端與第二電容C₁₁第二端相連，且第一電容C₁₀第二端以及第二電容C₁₁第二端均接地。

第一電容參數為：0.1μF；第二電容參數為：0.01μF；電阻阻值為：33Ω。