[發明專利]半導體結構及其形成方法

在審

• 申請號: 201610527850.6
• 申請日: 2016-07-06
• 公開（公告）號: CN107591398A
• 公開（公告）日: 2018-01-16
• 發明（設計）人: 謝欣云
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L27/04
• 分類號: H01L27/04;H01L21/8232
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 高靜,吳敏

技術領域

本發明涉及半導體領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體工藝技術的不斷發展，半導體工藝節點遵循摩爾定律的發展趨勢不斷減小。為了適應工藝節點的減小，不得不不斷縮短MOSFET場效應管的溝道長度。溝道長度的縮短具有增加芯片的管芯密度，增加MOSFET場效應管的開關速度等好處。

然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，這樣一來柵極對溝道的控制能力變差，使得亞閾值漏電(subthreshold leakage)現象，即所謂的短溝道效應(SCE：short-channel effects)更容易發生。

因此，為了更好的適應器件尺寸按比例縮小的要求，半導體工藝逐漸開始從平面MOSFET晶體管向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應管(FinFET)。FinFET中，柵極至少可以從兩側對超薄體(鰭部)進行控制，具有比平面MOSFET器件強得多的柵對溝道的控制能力，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，具有更好的現有的集成電路制作技術的兼容性。

但是，現有技術形成的半導體器件的性能有待提高。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，優化半導體器件的性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供基底；在所述基底上形成柵極結構；在所述柵極結構的側壁上形成側墻，所述側墻的材料為低k介質材料；在所述側墻上形成摻氮層，所述摻氮層中氮的原子百分比含量大于所述側墻中氮的原子百分比含量；形成所述摻氮層后，在所述柵極結構兩側的基底內形成源漏摻雜區；形成覆蓋所述柵極結構和基底的層間介質層；在所述層間介質層內形成接觸孔插塞，所述接觸孔插塞與所述源漏摻雜區相接觸。

可選的，所述側墻的相對介電常數為3.9至7.5。

可選的，所述側墻的材料為富氧碳氮氧化硅。

可選的，所述富氧碳氮氧化硅中，氧的原子百分比含量為25％至40％。

可選的，形成所述側墻和摻氮層的步驟包括：形成保形覆蓋所述基底和柵極結構的側墻膜，所述側墻膜的材料為低k介質材料；對所述側墻膜進行摻氮工藝；去除所述基底上和柵極結構頂部的側墻膜，在所述柵極結構的側壁上形成側墻，并在所述側墻上形成摻氮層。

可選的，形成所述側墻膜的工藝為原子層沉積工藝。

可選的，所述原子層沉積工藝的前驅體為含氧氣體。

可選的，所述側墻膜的材料為富氧碳氮氧化硅，所述原子層沉積工藝的工藝參數包括：向原子層沉積室內通入的前驅體為含Si、C、O和N的前驅體，前驅體的氣體總流量為10sccm至1000sccm，工藝溫度為25攝氏度至600攝氏度，壓強為1毫托至500毫托。

可選的，所述摻氮工藝為等離子體氮化工藝。

可選的，所述摻氮工藝的工藝參數包括：功率為1瓦至500瓦，壓強為1毫托至1000毫托，工藝時間為5秒至100秒，反應氣體為氮氣，輔助氣體為氦氣，氮氣的氣體流量為10標準毫升每分鐘至1000標準毫升每分鐘，氦氣的氣體流量為1標準毫升每分鐘至1000標準毫升每分鐘。

可選的，所述側墻的厚度為10埃至100埃。

可選的，所述半導體結構為鰭式場效應管；提供基底的步驟中，所述基底包括襯底以及凸出于所述襯底的鰭部；在所述基底上形成柵極結構的步驟中，形成橫跨所述鰭部且覆蓋鰭部部分頂部和側壁表面的柵極結構；在所述柵極結構兩側的基底內形成源漏摻雜區的步驟中，在所述柵極結構兩側的鰭部內形成所述源漏摻雜區。

可選的，在所述柵極結構兩側的基底內形成源漏摻雜區的步驟包括：刻蝕位于所述柵極結構兩側的部分厚度的鰭部，在所述鰭部內形成凹槽；形成填充滿所述凹槽的應力層，并在形成所述應力層的過程中采用原位自摻雜處理形成所述源漏摻雜區；或者，刻蝕位于所述柵極結構兩側的部分厚度的鰭部，在所述鰭部內形成凹槽；形成填充滿所述凹槽的應力層；對所述應力層進行摻雜處理形成所述源漏摻雜區。

相應的，本發明還提供一種半導體結構，包括：基底；柵極結構，位于所述基底上；位于所述柵極結構側壁上的側墻，所述側墻的材料為低k介質材料；位于所述側墻上的摻氮層，所述摻氮層中氮的原子百分比含量大于所述側墻中氮的原子百分比含量；源漏摻雜區，位于所述柵極結構兩側的基底內；層間介質層，覆蓋所述柵極結構和所述基底；位于所述層間介質層內的接觸孔插塞，所述接觸孔插塞與所述源漏摻雜區相接觸。

可選的，所述側墻的相對介電常數為3.9至7.5。