[發明專利]半導體裝置及其制造方法

有效

• 申請號: 201610516625.2
• 申請日: 2016-07-04
• 公開（公告）號: CN107579036B
• 公開（公告）日: 2020-08-11
• 發明（設計）人: 張城龍;鄭二虎;張海洋
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L27/11517
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 劉倜

提供了半導體裝置及其制造方法。制造方法包括：提供襯底結構，襯底結構包括源區、有源區上的至少一個柵極結構，柵極結構包括柵極電介質層、柵極部分、硬掩模；形成第一電介質層以覆蓋柵極結構及其相鄰的有源區表面，硬掩模與其上的第一電介質層部分構成掩模部件；在第一電介質層上形成第二電介質層；進行凹陷處理，以使得余下的第二電介質層的上表面與余下的掩模部件的上表面的頂部齊平，并且余下的掩模部件的上表面具有中部下陷的第一凹陷；形成第三電介質層；和相對于第一電介質層和余下的掩模部件選擇性地對第三電介質層和第二電介質層進行刻蝕，以形成與至少一個柵極結構中的相應柵極結構相鄰的相應開口。

技術領域

本公開涉及半導體領域，具體的，涉及半導體裝置及其制造方法。

背景技術

隨著技術節點的不斷進展，接觸件(contact)的尺寸變得越來越小。對于當前主流技術節點以及未來的更小尺寸的節點，需要自對準接觸件(SAC，self-aligned contact)工藝。尤其是，對于邏輯裝置以及閃存裝置(比如NOR閃存裝置)，隨著所適用的技術節點尺寸的減小，需要使用SAC工藝。

圖1A示出了在典型的常規閃存裝置10中刻蝕接觸孔的截面圖。閃存裝置10可以包括半導體襯底100以及在襯底100上的柵極結構。柵極結構可以包括在襯底100上的柵極絕緣膜101、在柵極絕緣膜101上的電荷存儲部103、在電荷存儲部103上的中間電介質層(也稱作柵極間電介質層)105、在中間電介質層105上的柵極107、以及在柵極107上的硬掩模109。裝置10還可以包括在柵極結構兩側的間隔物111以及可選的覆蓋在柵極結構以及襯底之上的掩模層113。圖1B示出了在閃存裝置10中刻蝕用于接觸件的到有源區的接觸孔的理想的情形。如圖1A所示，在掩膜層113之上(或者，在其他的情況下，在柵極結構以及襯底之上)，形成層間介質層115。之后，利用形成在層間介質層115之上的圖案化的掩模層117(例如，光致抗蝕劑)，進行接觸孔的SAC刻蝕，形成到有源區(襯底100的一部分)的接觸孔119。

用于刻蝕接觸孔的刻蝕工藝的刻蝕選擇性(例如，可以用對于層間電介質層(例如，硅的氧化物)的刻蝕速率相對于對柵極上的硬掩模(以及另外的側壁或側壁間隔物，如果有的話)(其可以例如由硅的氮化物形成)的刻蝕速率的比率來表征。在理想情況下，如圖1B中所示，用于刻蝕接觸孔的刻蝕工藝的刻蝕選擇性被選擇適合，使得硬掩模109仍保留在柵極7之上，間隔物111也保留在柵極7的側壁上，從而使得柵極7被保護。

然而，隨著工藝節點尺寸的不斷縮小，刻蝕選擇性的變化成為影響刻蝕的重要考慮因素。圖1C和1D示例性地示出了在圖1A所示的裝置10在現有的SAC工藝(特別是用于閃存裝置的SAC工藝中)中存在的問題。

當用于刻蝕接觸孔的刻蝕工藝的刻蝕選擇性不足時，硬掩模109將會被過量地刻蝕掉，并且側壁間隔物111(和/或113)也會被消耗掉，使得柵極107被暴露，導致柵極和將在接觸孔中形成的接觸件短接，如圖1C中的虛線的圓所指示的。

另一方面，當用于刻蝕接觸孔的刻蝕工藝的刻蝕選擇性過高時，

部分的層間電介質層115以及另外的掩模層113(如果有的話)可能仍殘留在要形成的接觸孔中，導致斷路(開路)的風險。

而對于某些半導體裝置，例如閃存裝置(諸如，NOR閃存裝置)，由于其具有高的高寬比(aspect ratio)，和/或其通孔和溝槽在一次接觸孔刻蝕中形成，上述的問題更加嚴重。對于邏輯裝置，在使用SAC技術時也存在類似的問題。針對現有技術的上述問題，提出了本發明，以至少減輕或者消除上述問題。

發明內容

根據一個實施例，提供了一種半導體裝置的制造方法，包括：

提供襯底結構，所述襯底結構包括：

半導體襯底，所述襯底包括有源區，以及