[發明專利]一種基于動態部分可重構FPGA的計算機實驗平臺設計方法

在審

• 申請號: 201610500686.X
• 申請日: 2016-06-30
• 公開（公告）號: CN107564368A
• 公開（公告）日: 2018-01-09
• 發明（設計）人: 劉睿
• 申請（專利權）人: 哈爾濱卓晉科技有限公司
• 主分類號: G09B19/00
• 分類號: G09B19/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及一種計算機實驗平臺設計方法，具體涉及一種基于動態部分可重構FPGA的計算機實驗平臺設計方法，屬于計算機軟、硬件技術領域。

背景技術

隨著現代科技的進步，計算機技術已經成為各行各業所必需使用到的一項關鍵技術，這對我國高校的計算機基礎課程的教學提出了新的挑戰；目前我國大多數高校的計算機科學與技術專業的課程設置主要有：計算機組成原理、計算機系統結構、操作系統、數字邏輯電路、數據結構、C/C++語言程序設計、單片機原理及應用等等；計算機組成原理是整個計算機科學與技術專業的核心課程，這是因為它在所有的計算機類專業的課程中起著承前啟后、軟硬件兼容的重要作用；所以計算機組成原理的教學與研究就成為了高校計算機類專業的重要任務。隨著電子信息科學技術的快速發展，計算機技術和集成電路技術也取得了快速的發展，現代電子電路系統設計技術發生了重大的變化；采用傳統的小規模集成電路芯片加連線的設計方法，既費時又消耗大量器材，已經不能滿足現代電子系統設計的要求；計算機仿真教學已成為培養學生工程實踐能力的重要手段；本發明設計出了一套具有上位機軟件系統和下位機硬件系統的計算機組成原理實驗系統的設計方法，對于學生鞏固計算機組成原理課程的理論，CPU各個功能部件如何工作，促進學生的感性認識，培養學生計算機應用能力和創新能力等方面起了積極的作用。

發明內容

（一）要解決的技術問題

為解決上述問題，本發明提出了一種基于動態部分可重構FPGA的計算機實驗平臺設計方法，動態部分可重構FPGA的使用降低了實驗系統的硬件開資，提高了實驗效率，減少了占用空間，簡化了硬件電路結構。

（二）技術方案

本發明的基于動態部分可重構FPGA的計算機實驗平臺設計方法，包括如下步驟：

第一步，調研計算機組成原理實驗系統設計的發展和現狀，提出計算機組成原理實驗系統的整體功能結構，分別對下位機硬件系統和上位機軟件系統進行設計，下位機的主體部分使用基于動態部分可重構FPGA的設計方案，它具有硬件電路布線簡單、占用空間小、配置速度快、便于實驗平臺的改進和升級等優點；

第二步，深入研究動態部分可重構FPGA技術，

a.介紹四種動態部分可重構FPGA的設計方法，并比較了各種設計方法的優劣；

b.并在理論的基礎上實現基于EAPR流程的動態部分可重構FPGA設計；

c.使用ISE與Planahead經過設計輸入、模塊激活、模塊合并實現和生成配置數據步驟完成系統的硬件實現，實現動態部分可部分FPGA系統的設計；

d.完成硬件電路系統外圍模塊的設計；

e.使用C++builder實現上位機軟件各個功能模塊的設計；

第三步，在完成8位小型CPU的設計后，驗證上位機軟件的部分功能，并通過對FPGA布局布線文件和比特流配置文件的分析驗證部分可重構的可實施性，證明動態部分可重構技術的配置效率高、資源利用率高的優點；動態部分可重構FPGA的使用降低了實驗系統的硬件開資，提高了實驗效率，減少了占用空間，簡化了硬件電路結構。

進一步地，所述基于EAPR流程的動態部分可重構FPGA設計包括FPGA系統的頂層模塊與子模塊的HDL設計與仿真驗證。

進一步地，所述外圍模塊包括輸入模塊、時鐘模塊和顯示模塊。

（三）有益效果

與現有技術相比，本發明的基于動態部分可重構FPGA的計算機實驗平臺設計方法，動態部分可重構技術的配置效率高、資源利用率高；動態部分可重構FPGA的使用降低了實驗系統的硬件開資，提高了實驗效率，減少了占用空間，簡化了硬件電路結構。

具體實施方式

一種基于動態部分可重構FPGA的計算機實驗平臺設計方法，包括如下步驟：

第一步，調研計算機組成原理實驗系統設計的發展和現狀，提出計算機組成原理實驗系統的整體功能結構，分別對下位機硬件系統和上位機軟件系統進行設計，下位機的主體部分使用基于動態部分可重構FPGA的設計方案，它具有硬件電路布線簡單、占用空間小、配置速度快、便于實驗平臺的改進和升級等優點；

第二步，深入研究動態部分可重構FPGA技術，

a.介紹四種動態部分可重構FPGA的設計方法，并比較了各種設計方法的優劣；

b.并在理論的基礎上實現基于EAPR流程的動態部分可重構FPGA設計；