[發明專利]一種面向超寬電壓的在線監測單元及其控制電路

有效

• 申請號: 201610481031.2
• 申請日: 2016-06-27
• 公開（公告）號: CN106100617B
• 公開（公告）日: 2017-11-07
• 發明（設計）人: 單偉偉;戴文韜
• 申請（專利權）人: 東南大學
• 主分類號: H03K5/19
• 分類號: H03K5/19
• 代理公司: 江蘇永衡昭輝律師事務所32250
• 代理人: 王斌

技術領域

本發明涉及集成電路設計低功耗技術領域，尤其是基于在線時序監測的自適應電壓頻率調節技術領域。

背景技術

隨著集成電路技術的飛速發展，先進制造工藝步入納米時代，SoC(System on Chip)芯片的功能越來越強大，高性能和低功耗始終是兩大追求目標，而這兩個指標又是互相牽制的，單純追求低功耗會導致性能的巨大惡化。研究發現，先進工藝下電路的最低能耗點一般處于亞閾值區，而電路的最高能效則處于近閾值區，電源電壓從常壓區(又稱超閾值區，STC)下降到近閾值直至亞閾值時，電路延時持續增加，至近閾值和亞閾值區時呈現指數下降，而能效則呈現先增后減的趨勢，其中近閾值區能效最好。為了能夠同時兼顧能效和性能需求，寬電壓范圍(Wide voltage range)電路得到了廣泛關注，它通常涵蓋近/亞閾值區至常規電壓區，可以在寬電壓范圍內進行切換，以便在滿足芯片不同負載下的高性能或高能效需求。

然而，近閾值寬電壓SoC電路目前仍然存在重要的未解決問題：在常規電壓區，由于工藝尺寸的的持續縮小引發的PVT(Process,Voltage,Temperature)偏差問題，導致傳統的VLSI設計中需要預留一定的時序余量以滿足最壞情況下的時序約束。然而，進入近閾值電壓區，PVT偏差對電路延時的影響更大，導致實際電路除了由于電壓下降本身帶來的性能降低(一般為常規電壓的1/10)外，路徑延時的偏差也成倍增加。從而在近閾值寬電壓的設計中需要預留較傳統設計更大的時序余量來應對近閾值下的時序偏差問題，而這些時序余量會導致電路的工作電壓或頻率過于保守，甚至抵消寬電壓帶來的能效收益。

在線監測技術可以利用片上監控單元監測關鍵路徑時序，并實時調節芯片的電壓、頻率，成為攻克寬電壓設計瓶頸的有力手段。在線時序監測技術主要可以分為出錯改錯型和時序預測型兩類。其中，時序錯誤預測型監測單元由于不需要額外增加系統級的恢復機制而具有優勢，通過在關鍵的數據路徑上人為的添加額外的延遲，來預測電路可能的時序緊張，從而可以提前進行電壓、頻率調節，防止真正出錯引入的恢復開銷。

在面向超寬電壓調節時，由于低電壓下延時變化受到各種偏差的影響更大，普通的在線監測單元面臨著無法覆蓋住偏差的問題。此外，由于低電壓下各種更大的偏差導致監測單元的監測窗口需要預留得更大，這樣會使普通的監測單元在設計時會加入更多的延時單元來確保監測窗口足夠大，這就會導致更多的面積和功耗開銷，從而降低在線時序監測技術的收益。因此，設計更小面積、更低功耗的在線監測單元十分必要。

發明內容

發明目的：針對上述寬電壓集成電路的基于在線時序監測的自適應電壓調節系統的監測單元所存在的問題和不足，本發明的目的是設計一種超寬電壓下能夠有效監測電路時序的監測單元，相比普通監測單元，其面積更小，功耗更低，為此本發明還針對此監測單元提供了一種控制電路從而更加有效的實現在線時序監測。

技術方案

為了實現上述發明目的，本發明設計了一種面向超寬電壓的新型在線監測單元及其控制電路。監測單元的作用是監測關鍵路徑末端寄存器的數據傳輸情況，當電路時序緊張時，數據會在靠近時鐘上升沿時才到達，甚至在上升沿之后到達而引發時序錯誤，通過監測關鍵路徑末端寄存器在時鐘高電平期間的數據跳變情況來確定電路的時序是否緊張，當在時鐘高電平期間數據發生跳變，監測單元發出的錯誤預測信號為高電平。該在線監測單元相比于傳統監測單元，設計了一種數據跳變監測器，將傳統監測單元的原觸發器替換成鎖存器，由其控制電路實現監測單元錯誤預測信號的處理和控制。

所述的在線監測單元的輸入信號為時鐘信號CLK和數據輸入信號Din，輸出信號為數據輸出信號Q和錯誤預測信號Pre_error，數據輸入信號連接到鎖存器和數據跳變監測器的數據輸入端，時鐘輸入信號連接到鎖存器和數據跳變監測器的時鐘輸入端，鎖存器的輸出作為監測單元的數據輸出，數據跳變監測器的輸出作為輸出的錯誤預測信號。