[發明專利]一種負電壓產生電路及集成芯片

有效

• 申請號: 201610424170.1
• 申請日: 2016-06-15
• 公開（公告）號: CN105929885B
• 公開（公告）日: 2017-07-11
• 發明（設計）人: 朱奇良;簡衛;張欣
• 申請（專利權）人: 深圳市飛仙智能科技有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 深圳中一專利商標事務所44237
• 代理人: 張全文

技術領域

本發明屬于集成電路領域，尤其涉及一種負電壓產生電路及集成芯片。

背景技術

隨著集成電路制造工藝精度的不斷提高，芯片的供電電壓越來越低，甚至低于1V，而外部的供電電源正趨于標準統一化，這樣就導致芯片外部供電電源趨于單一，無法提供多種類型的電源。因此，一般會在芯片內部對電路的供電電源進行擴展，比如在芯片內部設計高于供電電源電壓的供電電路，或者低于地電位的負壓供電電路。而作為供電電路，其穩定性直接決定了供電電路的性能。

傳統的負電壓產生電路是由負電壓產生模塊、輸出單元和穩壓電容構成的，負電壓產生模塊與正電源連接，用于產生幅度大小等于正電源幅度的負電壓，輸出單元用于將所述負電壓進行輸出，穩壓電容用于穩定負電壓產生電路輸出端的電壓。如圖1所示，輸出單元包括交叉耦合的第一NMOS管和第二NMOS管，第一NMOS管的漏極同時接第二NMOS管的柵極和負電壓產生模塊的第一輸出端，第二NMOS管的漏極同時接第一NMOS管的柵極和負電壓產生模塊的第二輸出端，第一NMOS管的源極、第一NMOS管的襯底、第二NMOS管的源極及第二NMOS管的襯底共接作為第一輸出模塊的輸出端。一般情況下，加在第一NMOS管和第二NMOS管上的時鐘信號是反相的，以使第一NMOS管和第二NMOS管在正常工作時交替導通，以提高負電壓產生電路的轉換效率。

然而，由于加在第一NMOS管和第二NMOS管上的反相時鐘信號是通過反相器實現的，而反相器在進行信號翻轉時存在一個中間態，該中間態會使得第一NMOS管和第二NMOS管同時導通或關斷，導致負電壓產生電路的輸出電壓不穩定，而第一NMOS管的襯底電壓和第二NMOS管的襯底電壓會隨負電壓產生電路輸出電壓的變化而變化，這樣就會導致第一NMOS管和第二NMOS管的漏襯(漏極與襯底形成的PN結)可能發生正偏，從而引起漏電，甚至形成閂鎖效應，導致芯片無法正常工作。

發明內容

本發明的目的在于提供一種負電壓產生電路及集成芯片，旨在解決傳統的負電壓產生電路的輸出電壓不穩定，導致第一NMOS管和第二NMOS管的漏襯或源襯可能發生正偏，從而引起漏電，甚至形成閂鎖效應，導致芯片無法正常工作的問題。

本發明是這樣實現的，一種負電壓產生電路，包括負電壓產生模塊、第一輸出模塊及第一穩壓電容；所述負電壓產生模塊的第一電源端、第二電源端及第三電源端分別接第一電源、第二電源及第三電源，所述負電壓產生模塊用于產生負電壓，所述第一輸出模塊用于將所述負電壓進行輸出；所述第一輸出模塊包括交叉耦合的第一NMOS管和第二NMOS管，所述第一NMOS管的漏極與所述第二NMOS管的柵極共接于所述負電壓產生模塊的第一輸出端，所述第二NMOS管的漏極與所述第一NMOS管的柵極共接于所述負電壓產生模塊的第二輸出端，所述第一NMOS管的源極和所述第二NMOS管的源極共接作為所述負電壓的輸出端，所述第一穩壓電容接在所述第一NMOS管的源極和地之間；所述負電壓產生電路還包括第二輸出模塊；

所述第二輸出模塊的第一輸入端和第二輸入端分別接所述負電壓產生模塊的第一輸出端和第二輸出端，所述第二輸出模塊的第一輸出端和第二輸出端分別接所述第一NMOS管的襯底和所述第二NMOS管的襯底；

所述第二輸出模塊將所述負電壓輸出至所述第一NMOS管的襯底和所述第二NMOS管的襯底，以使所述第一NMOS管的漏襯或源襯以及所述第二NMOS管的漏襯或源襯持續處于反偏狀態。

本發明還提供了一種集成芯片，包括第一電源、第二電源及第三電源，所述集成芯片還包括上述提供的負電壓產生電路，所述第一電源、第二電源及第三電源均與所述負電壓產生電路連接。

本發明通過采用包括負電壓產生模塊、第一輸出模塊及第二輸出模塊的負電壓產生電路，通過負電壓產生模塊產生負電壓，通過第一輸出模塊將所述負電壓進行輸出，并通過第二輸出模塊將所述負電壓輸出至第一輸出模塊中的第一NMOS管的襯底和第二NMOS管的襯底，從而使得第一NMOS管的漏襯或源襯以及第二NMOS管的漏襯或源襯持續處于反偏狀態，保證了負電壓產生電路輸出電壓的穩定性，避免了因負電壓產生電路輸出電壓的不穩定而引起的漏電情況或閂鎖效應。

附圖說明

圖1是現有技術提供的負電壓產生電路的電路結構圖；

圖2是本發明實施例提供的負電壓產生電路的模塊結構示意圖；

圖3是本發明實施例提供的負電壓產生電路的電路結構示意圖；

圖4是本發明實施例提供的時鐘單元所產生的非交疊時鐘信號的示意圖。