[發明專利]半導體存儲器裝置

有效

• 申請號: 201610421756.2
• 申請日: 2016-06-14
• 公開（公告）號: CN107170479B
• 公開（公告）日: 2020-06-09
• 發明（設計）人: 吉岡重實
• 申請（專利權）人: 力晶積成電子制造股份有限公司
• 主分類號: G11C11/401
• 分類號: G11C11/401;G11C14/00
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王珊珊

半導體存儲器裝置。本發明降低半導體存儲器裝置刷新時的大的峰值電流IDDP，并且確保位線的感測放大器容限為規定值以上。半導體存儲器裝置在多條字線與多條位線的各交叉點處分別具有存儲器單元，且具備從來自多個存儲器單元的多條數據線讀出數據的感測放大器、及具有從多條數據線鎖存數據的第1晶體管的感測放大器鎖存電路，其中，與多條字線平行的相同列線的多個感測放大器被分割為多個感測放大器電路群組，所述經分割的感測放大器電路群組還包括第2晶體管，所述第2晶體管基于從數據讀出時的字線啟動開始延遲的鎖存信號，來鎖存讀出數據。

技術領域

本發明涉及一種例如動態存取存儲器(dynamic access memory)(以下稱作DRAM)等半導體存儲器裝置。

背景技術

DRAM具有易失性存儲器元件，為了保持被保存于該易失性存儲器元件中的數據(data)，必須進行刷新(refresh)。此處，DRAM的刷新包含自動刷新(auto refresh)與自我刷新(self refresh)。刷新是使比通常的讀取與寫入操作更多數的感測放大器(senseamplifier)啟動。

現有技術文獻

專利文獻

專利文獻1：美國專利第5999471號說明書

專利文獻2：美國專利第7535785號說明書

專利文獻3：美國專利第6084811號說明書

專利文獻4：美國專利第5251176號說明書

專利文獻5：美國專利第4912678號說明書

[發明所欲解決的課題]

所述刷新的大的峰值(peak)電流會生成DRAM的電源總線(bus)上的不必要的噪聲(noise)，由此會對DRAM的刷新動作或系統(system)側的動作造成影響。為了降低刷新的峰值電流，已知有以下二種方法。

(已知例1)將DRAM分割為多個存儲體(bank)。

(已知例2)將DRAM的一個存儲體的感測放大器電路分割為多個群組(group)。

圖1A是表示已知例1的分割為四個存儲體B0～B3的DRAM的結構例的方塊圖。圖1B是表示在圖1A的DRAM中將四個存儲體B0～B3同時啟動時的動作例的時序圖(timingchart)。圖1C是表示在圖1A的DRAM中將各存儲體B0～B3的每一個啟動時的動作例的時序圖。

在圖1A中，DRAM例如被分割為四個存儲體B0～B3，在各存儲體B0～B3上連接有感測放大器電路SA。此處，WL0～WL3為字線(word line)，NS0/PS0～NS3/PS3為感測放大器啟動信號(active signal)。如圖1B所示，在圖1A的DRAM中將四個存儲體B0～B3同時啟動時，在流經電源端子VDD的電源電流IDD中，在刷新時會有大的峰值電流IDDP流動。并且，在圖1A的DRAM中，將各存儲體B0～B3的每一個啟動時，如圖1C所示，電源電流IDD降低至1/4。

然而，在此情況下，存在下述問題：無法降低各存儲體B0～B3的刷新峰值電流IDDP，詳細情況如后述般，無法充分保持感測放大器的感測容限(sensing margin)。

圖2A是表示已知例2的分割為四個存儲體B0～B3的DRAM的結構例的方塊圖。圖2B是表示在圖2A的DRAM中將四個存儲體B0～B3同時啟動時的動作例的時序圖。圖2C是表示在圖2A的DRAM中將感測放大器電路分割為2個群組，將各存儲體B0～B3的每一個啟動時的動作例的時序圖。