[發明專利]一種半導體器件及其制作方法、電子裝置

有效

• 申請號: 201610399414.5
• 申請日: 2016-06-07
• 公開（公告）號: CN107482010B
• 公開（公告）日: 2020-11-03
• 發明（設計）人: 張翼英;常榮耀;洪中山
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L27/11529
• 分類號: H01L27/11529;H01L21/768
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 高偉;張建

本發明提供一種半導體器件及其制作方法、電子裝置，該制作方法包括下述步驟：提供半導體襯底，所述半導體襯底包括核心區和外圍區，在所述核心區和外圍區均形成有源區、位于所述有源區之上的柵極疊層以及覆蓋所述有源區和柵極疊層的層間介電層；形成位于所述有源區之上的第一接觸孔；在所述第一接觸孔的側壁上形成保護層；形成位于所述柵極疊層之上的第二接觸孔。該制作方法通過在第一接觸孔的側壁上形成保護層，使得在后續工藝中第一接觸孔的關鍵尺寸和剖面不容易受濕法工藝作用而發生變化，進而利于提高器件的性能。該半導體器件具有符合設計要求的所述有源區接觸孔關鍵尺寸和剖面，因而利于提高所述半導體器件的性能。電子裝置具有類似優點。

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件及其制作方法、電子裝置。

背景技術

NAND(與非門)閃存已經成為目前主流的非易失存儲技術，被廣泛應用于數據中心、個人電腦、手機、智能終端、消費電子等各個領域，而且仍然呈現需求不斷增長的局面。隨著NAND快閃存儲器(flash memory)進入24nm以及以下技術節點，NAND快閃存儲器中漏極接觸的關鍵尺寸相應縮小。對于2X～1X(例如24nm～14nm)的NAND快閃存儲器，漏極接觸的蝕刻工藝由于深寬比很大而具有很大的挑戰。漏極接觸的底部關鍵尺寸需要足夠小以便能夠位于有源區之上。此外，器件剖面必須對鎢(W)空隙填充友好。

然而，在制作NAND快閃存儲器時，接觸孔(CT)刻蝕之后的濕法工藝，比如去除光刻膠、去除刻蝕殘余物、清洗等使用的濕法工藝會對關鍵尺寸和剖面有重要影響，使得諸如漏極接觸的底部關鍵尺寸達不到設計要求，進而影響最終器件的性能。

因此有必要提出一種新的制作方法，以解決上述問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

針對現有技術的不足，本發明提出一種半導體器件的制作方法，可以避免濕法工藝對有源區接觸孔關鍵尺寸和剖面的影響，使所述有源區接觸孔關鍵尺寸和剖面符合設計要求，且利于填充。

為了克服目前存在的問題，本發明一方面提供一種半導體器件的制作方法，該方法包括下述步驟：提供半導體襯底，所述半導體襯底包括核心區和外圍區，在所述核心區和外圍區均形成有源區、位于所述有源區之上的柵極疊層以及覆蓋所述有源區和柵極疊層的層間介電層；形成位于所述有源區之上的第一接觸孔；在所述第一接觸孔的側壁上形成保護層；形成位于所述柵極疊層之上的第二接觸孔。

進一步地，所述保護層為氮化物。

進一步地，所述保護層為氮化鈦、氮化硅、氮化硼或氮化鋁。

進一步地，形成位于有源區之上的第一接觸孔的步驟包括：在所述層間介電層上依次形成第一硬掩膜層、第一抗反射層和第一光刻膠層；圖形化所述第一光刻膠層，以使所述第一光刻膠層形成與所述第一接觸孔對應的圖案；以所述第一光刻膠層為掩膜刻蝕所述第一抗反射層和第一硬掩膜層，以在所述第一抗反射層和第一硬掩膜層中形成與所述第一接觸孔對應的圖案，同時去除所述第一光刻膠層；以所述第一抗反射層和所述第一硬掩膜層為掩膜刻蝕所述層間介電層，以形成位于所述有源區之上的第一接觸孔；去除所述第一硬掩膜層。