[發明專利]半導體裝置及其制造方法

在審

• 申請號: 201610379186.5
• 申請日: 2016-06-01
• 公開（公告）號: CN107452792A
• 公開（公告）日: 2017-12-08
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 中國國際貿易促進委員會專利商標事務所11038
• 代理人: 孫寶海

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體裝置及其制造方法。

背景技術

隨著MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應晶體管)關鍵尺寸的縮小，SCE(Short Channel Effect，短溝道效應)成為一個至關重要的問題。FinFET(Fin Field Effect Transistor，鰭式場效應晶體管)器件具有良好的柵控能力，能夠有效地抑制短溝道效應。因此，在小尺寸的半導體元件設計中通常采用FinFET器件。

但是，對于FinFET器件來說，閾值電壓(VT)調整離子注入是一個挑戰?，F有的方案中，在鰭片形成之后對鰭片進行閾值電壓調整離子注入，在閾值電壓調整離子注入后進行氧化工藝以在鰭片表面形成氧化層。本公開的發明人發現，現有的方案會導致閾值電壓調整離子注入所注入的雜質的損失，從而不能將閾值電壓調整到期望的閾值電壓。

發明內容

本公開的一個實施例的目的在于提出一種新穎的半導體裝置的制造方法，能夠降低閾值電壓調整離子注入所注入的雜質的損失。

根據本公開的一個實施例，提供了一種半導體裝置的制造方法，包括：提供襯底結構，所述襯底結構包括：半導體襯底、在所述半導體襯底上的半導體鰭片、在半導體鰭片兩側的隔離區、在半導體鰭片位于隔離區以上的表面上的柵極電介質層；在所述柵極電介質層的一部分上 的柵極；對所述半導體鰭片未被柵極覆蓋的部分進行閾值電壓調整離子注入，以使得注入的雜質擴散到所述半導體鰭片被柵極覆蓋的部分。

在一個實施例中，所述閾值電壓調整離子注入的離子注入方向與所述半導體鰭片的上表面的法線之間的夾角為10-20度。

在一個實施例中，所述閾值電壓調整離子注入的離子注入方向與垂直于所述半導體鰭片的側面的面基本平行。

在一個實施例中，所述閾值電壓調整離子注入的注入條件包括：注入離子為硼離子、注入能量為0.5-5Kev，注入劑量為1×10¹³/cm²至1×10¹⁴/cm²。

在一個實施例中，所述閾值電壓調整離子注入的注入條件包括：注入離子為砷離子、注入能量為1-10Kev，注入劑量為5×10¹²/cm²至5×10¹³/cm²。

在一個實施例中，所述方法還包括：在所述柵極的側面形成側壁間隔物。

在一個實施例中，所述方法還包括：以所述側壁間隔物為掩模對所述半導體鰭片未被柵極覆蓋的部分進行漏極輕摻雜LDD離子注入。

在一個實施例中，所述閾值電壓調整離子注入的注入劑量小于所述LDD離子注入的注入劑量。

在一個實施例中，LDD離子注入的注入劑量為5×10¹⁴/cm²至1×10¹⁵/cm²。

在一個實施例中，所述方法還包括：對所述半導體鰭片未被柵極覆蓋的部分進行刻蝕以形成凹陷；在形成的凹陷中外延生長半導體材料以形成源區和漏區。

在一個實施例中，所述柵極上具有硬掩模；所述方法還包括：在形成源區和漏區后，去除所述柵極上的硬掩模。

在一個實施例中，所述半導體材料包括：SiGe、SiC或Si。

在一個實施例中，所述提供襯底結構的步驟包括：提供半導體襯底；在所述半導體襯底上形成半導體鰭片；在所述半導體鰭片兩側的半導體襯底上形成隔離區；在半導體鰭片位于隔離區以上的部分的表面上形成 柵極電介質層；在所述柵極電介質層的一部分上形成柵極。

在一個實施例中，所述在所述半導體襯底上形成半導體鰭片的步驟包括：在所述半導體襯底上形成圖案化的硬掩模；以所述圖案化的硬掩模為掩模對所述半導體襯底進行刻蝕，從而形成半導體襯底和在所述半導體襯底上的半導體鰭片；所述方法還包括：在所述半導體鰭片兩側的半導體襯底上形成隔離區后，去除所述半導體鰭片上的硬掩模。

在一個實施例中，所述在所述半導體鰭片兩側的半導體襯底上形成隔離區包括：沉積隔離材料以填充半導體鰭片兩側的空間并覆蓋半導體鰭片；對所述隔離材料進行平坦化；去除剩余的隔離材料的一部分以暴露半導體鰭片的一部分，從而形成所述隔離區。