[發(fā)明專利]存儲(chǔ)裝置和存儲(chǔ)器控制器

有效

• 申請(qǐng)?zhí)枺?/td>: 201610374789.6
• 申請(qǐng)日: 2016-05-31
• 公開(kāi)（公告）號(hào): CN107452420B
• 公開(kāi)（公告）日: 2020-01-10
• 發(fā)明（設(shè)計(jì)）人: 胡俊飛;王勇
• 申請(qǐng)（專利權(quán)）人: 辰芯科技有限公司;大唐半導(dǎo)體設(shè)計(jì)有限公司
• 主分類號(hào): G11C11/4063
• 分類號(hào): G11C11/4063
• 代理公司: 11315 北京國(guó)昊天誠(chéng)知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 李有財(cái)

一種存儲(chǔ)器控制器，包括DQS輸入控制單元、ODT判定單元和DQS上下拉單元。DQS輸入控制單元包括開(kāi)關(guān)和邏輯判斷電路，開(kāi)關(guān)具有輸入端、輸出端和控制端，邏輯判斷電路的第一輸入端輸入ODT狀態(tài)信號(hào)，第二輸入端輸入來(lái)自存儲(chǔ)器的DQS差分信號(hào)，其是由第一DQS信號(hào)和第二DQS信號(hào)構(gòu)成，邏輯判斷電路的輸出端連接開(kāi)關(guān)的控制端，根據(jù)ODT狀態(tài)信號(hào)決定是否工作，且根據(jù)第二DQS信號(hào)拉低的時(shí)間是否超過(guò)半個(gè)時(shí)鐘周期決定是否打開(kāi)開(kāi)關(guān)。ODT判定單元的第一輸入端輸入ODT狀態(tài)信號(hào)，第二輸入端輸入DQS差分信號(hào)，且據(jù)此選擇將DQS差分信號(hào)輸入到開(kāi)關(guān)的輸入端或輸出端。DQS上下拉單元的第一輸入端輸入ODT狀態(tài)信號(hào)，第二輸入端輸入DQS差分信號(hào)，據(jù)此決定上拉第一DQS信號(hào)和下拉第二DQS信號(hào)的時(shí)機(jī)。

技術(shù)領(lǐng)域

本發(fā)明涉及存儲(chǔ)裝置，尤其是涉及一種存儲(chǔ)器控制器。

背景技術(shù)

DDR(Double Data Rate SDRAM,雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)作為主流內(nèi)存技術(shù)已經(jīng)進(jìn)入DDR3時(shí)代。LPDDR3(Low Power DDR)是一種低功耗內(nèi)存技術(shù)，于2012年5月由JEDEC固態(tài)技術(shù)協(xié)會(huì)正式發(fā)布。LPDDR3引入了寫入均衡與指令地址調(diào)訓(xùn)(Write-Levelingand CA Training)，可讓內(nèi)存控制器補(bǔ)償信號(hào)偏差，確保內(nèi)存運(yùn)行于業(yè)內(nèi)最快輸入總線速度的同時(shí)，維持?jǐn)?shù)據(jù)輸入設(shè)定、指令與地址輸入時(shí)序均滿足需求。LPDDR3還引入了片內(nèi)終結(jié)器(On DieTermination,ODT)，為L(zhǎng)PDDR3數(shù)據(jù)平面增加一個(gè)輕量級(jí)終結(jié)器，改進(jìn)高速信號(hào)傳輸，并盡可能降低對(duì)功耗、系統(tǒng)操作和針腳計(jì)數(shù)的影響。

由于LPDDR3為了降低功耗省略了DLL，導(dǎo)致在進(jìn)行突發(fā)讀取(Burst Read)操作時(shí)候，時(shí)鐘CLK輸入與DQS輸出之間的時(shí)序不同步參數(shù)tDQSCK是不確定的。突發(fā)讀取操作的時(shí)候，在DRAM輸出有效DQS之前，DQS數(shù)據(jù)線是“懸浮”(float)的不確定狀態(tài)，所以一般DDR控制器需要通過(guò)DQS Gate信號(hào)來(lái)保證有效的DQS接收。

在臺(tái)式計(jì)算機(jī)中，以DDR3舉例，DRAM的突發(fā)讀取操作時(shí)序圖如圖1所示，CLK與DQS輸出之間基本同步，DQS和DQ在CL結(jié)束后立即輸出有效數(shù)據(jù)。在圖1所示時(shí)序圖下，DDR控制器可以很好地判斷數(shù)據(jù)輸出的有效性。

在移動(dòng)設(shè)備中，以LPDDR3舉例，DRAM的突發(fā)讀取操作時(shí)序圖如圖2所示，tDQSCK表示CLK與DQS輸出之間的相位不同步，即RL結(jié)束到實(shí)際有效DQS/DQ輸出的時(shí)序；斜劃線部分是表示DQS處于懸浮狀態(tài)；tRPRE表示DRAM開(kāi)始驅(qū)動(dòng)DQS到第一個(gè)有效DQS上升沿之間的時(shí)間，該段時(shí)間被驅(qū)動(dòng)為差分0，其要求是最小0.9*tCK。如圖3A和3B所示，tDQSCK參數(shù)的范圍較大，可以大于一個(gè)時(shí)鐘周期，也可以小于一個(gè)時(shí)鐘周期。這樣，存在一個(gè)時(shí)間范圍，DQS時(shí)序滿足時(shí)序要求但是有可能處于懸浮狀態(tài)，這時(shí)候需要DDR控制器通過(guò)DQS門來(lái)保證有效的DQS接收。

現(xiàn)有DDR控制器有關(guān)DQS接收通路的電路如圖4所示。DDR控制器40DQS接收通路在輸入緩沖器41后增加了開(kāi)關(guān)42和延時(shí)模塊43。延時(shí)模塊43接收DQS Gate信號(hào)并對(duì)其進(jìn)行延時(shí)，DQS Gate信號(hào)之后的信號(hào)即是有效的DQS_diff_gate信號(hào)。開(kāi)關(guān)42用于對(duì)DQS信號(hào)輸入進(jìn)行門控制。

DQS Gate信號(hào)的延時(shí)值通過(guò)門訓(xùn)練(Gate training)算法實(shí)現(xiàn)，該算法通過(guò)移動(dòng)相位作為步進(jìn)(step)進(jìn)行遍歷門延時(shí)，每個(gè)門延時(shí)都進(jìn)行對(duì)DDR的讀寫測(cè)試，讀寫測(cè)試通過(guò)則說(shuō)明門延時(shí)正確，反之為錯(cuò)誤；最后在所有正確的門延時(shí)值中選取合理的延時(shí)值作為最終的參數(shù)。門信號(hào)時(shí)序圖如圖5所示。