[發明專利]一種半導體器件及其制造方法、電子裝置

有效

• 申請號: 201610356785.5
• 申請日: 2016-05-26
• 公開（公告）號: CN107437548B
• 公開（公告）日: 2020-03-10
• 發明（設計）人: 張金霜;劉暢
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L27/11517
• 分類號: H01L27/11517;H01L27/11521
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明提供一種半導體器件及其制造方法、電子裝置，所述方法包括：提供半導體襯底，在其上形成有由浮柵和控制柵構成的柵極結構，在柵極結構的兩側形成有側壁；在半導體襯底上形成層間介電層，覆蓋柵極結構和側壁；在位于存儲單元區的非有源區的層間介電層中形成第一通孔，并在第一通孔中填充第一阻擋層；回蝕刻第一阻擋層，直至露出控制柵的上部側壁；在露出的控制柵的上部側壁上形成金屬硅化物；形成第二阻擋層，以填充位于第一阻擋層上方的開口；在層間介電層中形成電性連接存儲單元區的源區的接觸塞；在層間介電層中形成露出接觸塞和控制柵的第二通孔；在第二通孔中形成上部電性連接字線的引線層。根據本發明，可以有效降低字線的阻抗。

技術領域

本發明涉及半導體制造工藝，具體而言涉及一種半導體器件及其制造方法、電子裝置。

背景技術

對于非易失性存儲器而言，當其存儲單元的特征尺寸小于55nm時，有源區的節距小于120nm，控制柵的節距小于230nm，維持存儲單元的良好編程和擦除性能受到挑戰。

因此，需要提出一種方法，以解決上述問題。

發明內容

針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括：提供半導體襯底，在所述半導體襯底上形成有由浮柵和控制柵構成的柵極結構，在所述柵極結構的兩側形成有側壁；在所述半導體襯底上形成層間介電層，覆蓋所述柵極結構和側壁；在位于存儲單元區的非有源區的所述層間介電層中形成第一通孔，并在所述第一通孔中填充第一阻擋層；回蝕刻所述第一阻擋層，直至露出所述控制柵的上部側壁；在所述露出的控制柵的上部側壁上形成金屬硅化物；形成第二阻擋層，以填充位于所述第一阻擋層上方的開口；在所述層間介電層中形成電性連接存儲單元區的源區的接觸塞；在所述層間介電層中形成露出所述接觸塞和控制柵的第二通孔；在所述第二通孔中形成上部電性連接字線的引線層。

在一個示例中，所述側壁包括第一側壁和第二側壁，形成所述第一側壁之前，還包括在所述半導體襯底中形成低摻雜源/漏區的步驟，形成所述第二側壁之前，還包括在所述半導體襯底中形成重摻雜源/漏區的步驟。

在一個示例中，通過存儲單元區光刻、刻蝕工藝形成所述第一通孔。

在一個示例中，形成所述第一通孔之前，還包括在所述層間介電層上形成犧牲層的步驟。

在一個示例中，形成所述第一阻擋層的步驟包括：通過沉積工藝形成構成所述第一阻擋層的材料層，填滿所述第一通孔；實施回蝕刻，露出所述犧牲層。

在一個示例中，形成所述第一阻擋層后，還包括執行化學機械研磨去除所述犧牲層的步驟，以降低存儲單元區和外圍區的臺階高度。

在一個示例中，形成所述接觸塞的步驟包括：在所述半導體襯底上形成圖案化的掩膜層，以所述掩膜層為掩膜，蝕刻露出的所述層間介電層以接觸孔，在所述接觸孔中形成所述接觸塞。

在一個示例中，所述蝕刻的蝕刻劑為BOE緩沖溶液。

在一個實施例中，本發明還提供一種采用上述方法制造的半導體器件。

在一個實施例中，本發明還提供一種電子裝置，所述電子裝置包括所述半導體器件。

根據本發明，可以有效降低字線的阻抗，提升存儲單元的編程和擦除性能。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。

附圖中：

圖1A-圖1L為根據本發明示例性實施例一的方法依次實施的步驟所分別獲得的器件的存儲單元沿有源區走向的示意性剖面圖；

圖2A-圖2L為根據本發明示例性實施例一的方法依次實施的步驟所分別獲得的器件的存儲單元沿隔離結構走向的示意性剖面圖；