[發明專利]總線系統有效
| 申請號: | 201610352274.6 | 申請日: | 2016-05-25 |
| 公開(公告)號: | CN106802871B | 公開(公告)日: | 2020-05-01 |
| 發明(設計)人: | 邱俊瑋;盧嘉謦;黃士峰;洪明哲 | 申請(專利權)人: | 新唐科技股份有限公司 |
| 主分類號: | G06F13/38 | 分類號: | G06F13/38 |
| 代理公司: | 北京三友知識產權代理有限公司 11127 | 代理人: | 郭曉宇 |
| 地址: | 中國臺灣新竹*** | 國省代碼: | 臺灣;71 |
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| 摘要: | |||
| 搜索關鍵詞: | 總線 系統 | ||
本發明提供了一種總線系統,包含:主控裝置、總線以及多個從屬裝置。從屬裝置與主控裝置通過總線電連接。其中主控裝置是以一對一機制與從屬裝置通信,從屬裝置是經由仲裁機制選擇從屬裝置其中之一與主控裝置通信。本發明具有優點在于總線系統可在主控裝置仍以一對一通信機制運作的情形下,使多個從屬裝置通過仲裁機制擇一通過總線與主控裝置通信,提高總線系統的擴充性。
技術領域
本發明是有關于一種數據傳輸技術,且特別是有關于一種總線系統。
背景技術
以往在電腦系統中,芯片組如南橋芯片(south bridge chip)是通過低接腳數(Low Pin Count;LPC)接口來與其他的外接電路模塊,例如具不同功能的系統單芯片(System-on-a-chip;SoC),相電連接。通過低接腳數接口連接的這些外接電路模塊可分配到不同的獨立地址,南橋芯片可因此以一對多的方式和外接電路模塊通信。然而近年來,部分新提出的總線架構,例如增強序列周邊設備接口(Enhanced Serial PeripheralInterface;eSPI)總線,僅允許芯片組和外接電路模塊間以一對一的機制通信。在這樣的情形下,總線系統的擴充性非常受限。
因此,如何設計一個新的總線系統,以解決上述缺陷,乃為此一業界亟待解決的問題。
發明內容
因此,本發明的一態樣是在提供一種總線系統,包含:主控裝置、總線以及多個從屬裝置。總線與主控裝置電連接,且包含一芯片選擇信號線以及一輸入輸出信號線,其中所述芯片選擇信號線使該主控裝置以該一對一機制選擇該多個從屬裝置進行通信,所述輸入輸出信號線,使該多個從屬裝置是經由該仲裁機制與該主控裝置通信;從屬裝置與主控裝置通過總線電連接,包括僅有一個主要從屬裝置以及至少一次要從屬裝置,且該多個從屬裝置分配有互異的多個地址區段;其中從屬裝置是經由仲裁機制選擇從屬裝置其中之一與主控裝置通信;該主控裝置將使該芯片選擇信號線由第一電壓準位轉變為第二電壓準位,以對該多個從屬裝置進行選擇,該主要從屬裝置通過該輸入輸出信號線接收狀態擷取信號并進行回應,至少一次要從屬裝置僅接收狀態擷取信號而不進行任何回應;該主控裝置及該多個從屬裝置進行下列動作:該主控裝置通過該總線傳送一系統事件信號;以及該主要從屬裝置以及該次要從屬裝置接收該系統事件信號,并由該主要從屬裝置通過該總線對該主控裝置進行回應。
本發明具有的優點在于總線系統可在主控裝置仍以一對一通信機制運作的情形下,使多個從屬裝置通過仲裁機制擇一通過總線與主控裝置通信,提高總線系統的擴充性。
附圖說明
圖1為本發明一實施例中,一種總線系統的方塊圖;
圖2為本發明一實施例中,總線系統更詳細的示意圖;
圖3為本發明一實施例中,在不同的時序下,芯片選擇信號線、輸入輸出信號線和警示交握控制線的波形以及從屬裝置對應執行的動作的示意圖;
圖4為本發明另一實施例中,在不同的時序下,芯片選擇信號線、輸入輸出信號線和警示交握控制線的波形以及從屬裝置對應執行的動作的示意圖;
圖5為本發明一實施例中,總線系統的方塊圖;
圖6為本發明一實施例中,在不同的時序下,芯片選擇信號線、輸入輸出信號線和警示交握控制線的波形以及從屬裝置對應執行的動作的示意圖;
圖7為本發明一實施例中,總線系統的方塊圖;以及
圖8為本發明一實施例中,在不同的時序下,芯片選擇信號線、輸入輸出信號線和警示交握控制線的波形以及從屬裝置對應執行的動作的示意圖。
附圖標號:
1:總線系統 10:主控裝置
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