[發明專利]新型IGBT結構及其制作方法

在審

• 申請號: 201610345965.3
• 申請日: 2016-05-23
• 公開（公告）號: CN107425060A
• 公開（公告）日: 2017-12-01
• 發明（設計）人: 劉國友;朱利恒;覃榮震;羅海輝;黃建偉;戴小平
• 申請（專利權）人: 株洲中車時代電氣股份有限公司
• 主分類號: H01L29/739
• 分類號: H01L29/739;H01L21/331
• 代理公司: 北京聿宏知識產權代理有限公司11372
• 代理人: 張文娟,朱繪

技術領域

本發明涉及半導體器件領域，尤其涉及一種新型IGBT結構及其制作方法。

背景技術

絕緣柵雙極型晶體管(Insulated Gate Bipolar Transistor，簡稱IGBT)的元胞存在柵集寄生電容，它會導致IGBT在開關過程中易受電磁干擾影響，使柵電壓出現振蕩，進而使IGBT開關性能變差。普通的IGBT元胞典型結構如圖1所示，它的整個氧化層a的厚度均勻為t。氧化層a可以分為兩部分，溝道上方的氧化層b的厚度決定了IGBT閾值電壓的大小，而兩基區間的氧化層c的厚度則決定了柵集寄生電容的大小。由于IGBT閾值電壓的限制，t取值只能維持在100nm到150nm之間，但是如果兩基區間的氧化層c厚度太小，會導致其柵集寄生電容較大。為減小柵集寄生電容并保證IGBT的閾值電壓維持不變，必須增大兩個基區間上方的氧化層厚度而維持溝道上方柵氧化層厚度不變，于是人們提出一種臺面柵結構，如圖2所示，臺面柵結構的柵氧化層在兩基區上方的厚度為t，而在其他地方厚度則為h，h一般為t的幾倍到10幾倍。這樣既可以保持閾值電壓不變，又能大幅減小柵集寄生電容，降低IGBT開關過程中的電磁振蕩。

但是這種結構又會有其他幾個缺點：1.增大臺面柵氧化層厚度h會使IGBT元胞表面形成一個高臺階，不利于光刻膠、多晶硅、鈍化層等薄膜的覆蓋，也不利于減小最小光刻尺寸；2.若維持高h同時通過減小臺階角度θ來降低臺階的陡峭程度的話，臺面柵所占用面積又會大幅增大，降低IGBT芯片的電流密度。因此，亟需一種新的IGBT結構來解決上述問題。

發明內容

本發明提供一種新型IGBT結構及其制作方法，用以解決現有技術中的IGBT元胞表面有高臺階不利于減小最小光刻尺寸的技術問題。

本發明一方面提供一種新型IGBT結構，包括：

半導體襯底和元胞區；元胞區包括位于半導體襯底表面內的第一基區、第二基區、位于第一基區中的第一源區、位于第二基區中的第二源區和位于第一基區與第二基區之間的雙臺面結構，雙臺面結構包括位于半導體襯底表面上的第一倒臺面和位于半導體襯底表面內的第二倒臺面，第一倒臺面為上窄下寬結構，第二倒臺面為上寬下窄結構，第一倒臺面與第二倒臺面被位于部分第一源區與部分第二源區之間且覆蓋在半導體襯底表面的氧化層隔開，且第一倒臺面與第二倒臺面均被氧化層填滿。

進一步的，第一倒臺面與第二倒臺面中氧化層的厚度之和為半導體襯底表面覆蓋的氧化層厚度的2倍到20倍。

進一步的，第一倒臺面與第二倒臺面以半導體襯底表面覆蓋的氧化層為軸對稱設置。

進一步的，元胞區還包括多晶硅層，所述多晶硅層覆蓋在第一倒臺面的氧化層及第一倒臺面與部分第一源區、部分第二源區之間的氧化層上。

進一步的，元胞區還包括鈍化層和第一金屬層，其中，鈍化層覆蓋多晶硅層、部分第一源區和部分第二源區，第一金屬層覆蓋鈍化層、部分第一源區、部分第二源區、部分第一基區和部分第二基區。

進一步的，還包括位于半導體襯底背面的發射區和覆蓋發射區的第二金屬層。

進一步的，第一源區、第二源區和半導體襯底為第一導電類型的摻雜區，第一基區、第二基區和發射區為第二導電類型的摻雜區，其中，第一導電類型與第二導電類型不相同。

本發明另一方面提供一種新型IGBT制作方法，包括：

步驟101，在半導體襯底表面內形成雙臺面結構，雙臺面結構被氧化層填滿，其中，雙臺面結構包括位于半導體襯底表面上的第一倒臺面和位于半導體襯底表面內的第二倒臺面，第一倒臺面為上窄下寬結構，第二倒臺面為上寬下窄結構；

步驟102，在半導體襯底表面和雙臺面結構上表面依次生長氧化層、淀積多晶硅層；

步驟103，對雙臺面結構兩側的部分氧化層、多晶硅層進行刻蝕，使刻蝕后剩余的氧化層覆蓋雙臺面結構及與雙臺面結構相鄰的兩側部分區域，多晶硅層覆蓋在氧化層上；

步驟104，在雙臺面結構兩側的半導體襯底表面內形成第一基區和第二基區，其中，第一基區和第二基區均與氧化層相接觸；

步驟105，對第一基區進行第一源區注入，對第二基區進行第二源區注入，其中，第一源區、第二源區均與氧化層相接觸。

進一步的，在步驟105之后還包括：

步驟106，在半導體襯底正面淀積鈍化層，并對鈍化層進行刻蝕，使刻蝕后的鈍化層覆蓋多晶硅層、部分第一源區和部分第二源區；

步驟107，在半導體襯底正面淀積第一金屬層，使第一金屬層覆蓋鈍化層、部分第一源區、部分第二源區、部分第一基區和部分第二基區。