[發明專利]一種淺溝槽隔離結構及其制作方法

在審

• 申請號: 201610331025.9
• 申請日: 2016-05-18
• 公開（公告）號: CN107403752A
• 公開（公告）日: 2017-11-28
• 發明（設計）人: 孫凌
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 董巍,高偉

技術領域

本發明涉及半導體技術領域，具體而言涉及一種淺溝槽隔離結構及其制作方法。

背景技術

隨著半導體技術的飛速發展，集成電路制造工藝已經深入深亞微米時代。淺溝槽隔離(Shallow Trench Isolation，STI)技術，由于其具有優異的隔離性能和平坦的表面形狀等，已經成為一種廣泛應用于CMOS器件制造過程中的器件隔離技術。隨著器件尺寸降到65納米以下，對淺溝槽的隔離氧化物填充工藝要求更高，隔離氧化物填充工藝由高密度等離子體(High Density Plasma,HDP)工藝發展成為高深寬比(High Aspect Ratio Process,HARP)工藝。

在填充隔離氧化物之后的熱退火過程中，襯底和隔離氧化物層的熱失配，會在界面處產生壓應力，降低電子遷移率，影響半導體器件性能。還會使得襯底中的摻雜劑，尤其是硼離子擴散至隔離氧化物中，引起閾值電壓不穩定，器件失效等問題。

因此，需要一種新的淺溝槽隔離結構及其制作方法，以解決現有技術中存在的問題。

發明內容

針對現有技術的不足，本發明提供一種新的淺溝槽隔離結構及其制作方法，所述制作方法包括：

提供半導體襯底，在所述半導體襯底中形成淺溝槽；

在淺溝槽側壁和底部上形成襯墊氧化層；

執行離子注入，對所述襯墊氧化層進行摻雜；

在所述淺溝槽中填充隔離氧化物，以形成淺溝槽隔離結構。

示例性地，注入的離子為氮離子。

示例性地，所述離子注入為傾斜離子注入。

示例性地，離子注入可為一級注入或多級注入。

示例性地，在填充所述隔離氧化物后，還包括對所述淺溝槽隔離結構進行退火的步驟。

示例性地，所述退火的溫度為900℃-1100℃。

示例性地，所述隔離氧化物為高深寬比工藝氧化物。

示例性地，所述襯墊氧化層為高深寬比工藝氧化物。

本發明還提供一種淺溝槽隔離結構，所述淺溝槽隔離結構包括位于半導體襯底與隔離氧化物層之間的摻雜的襯墊氧化層。

示例性地，所述摻雜的離子為氮離子。

根據本發明的制作方法，可降低淺溝槽隔離結構填充物的壓應力，增加電子遷移率，提升半導體器件性能；包含氮的氧化物還可以抑制硼等摻雜劑擴散進隔離氧化物中。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。

附圖中：

圖1為現有技術中制作淺溝槽隔離結構的工藝過程中各步驟所獲得的器件的剖視圖。

圖2為現有技術中淺溝槽隔離結構的俯視圖和剖視圖。

圖3為本發明制作淺溝槽隔離結構的工藝流程圖。

圖4為本發明制作淺溝槽隔離結構的工藝過程中各步驟所獲得的器件的剖視圖。

具體實施方式

在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。

應當理解的是，本發明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完 全，并且將本發明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。

應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，盡管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本發明教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。