[發明專利]半導體元件及其制作方法

在審

• 申請號: 201610292063.8
• 申請日: 2016-05-05
• 公開（公告）號: CN107346739A
• 公開（公告）日: 2017-11-14
• 發明（設計）人: 張競予;傅思逸;洪裕祥;許智凱;程偉麒;鄭志祥
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L29/78;H01L29/423
• 代理公司: 北京市柳沈律師事務所11105
• 代理人: 陳小雯

技術領域

本發明涉及一種制作半導體元件的方法，尤其是涉及一種于柵極結構旁形成包覆氣孔的間隙壁的方法。

背景技術

近年來，隨著場效晶體管(field effect transistors,FETs)元件尺寸持續地縮小，現有平面式(planar)場效晶體管元件的發展已面臨制作工藝上的極限。為了克服制作工藝限制，以非平面(non-planar)的場效晶體管元件，例如鰭狀場效晶體管(fin field effect transistor,Fin FET)元件來取代平面晶體管元件已成為目前的主流發展趨勢。由于鰭狀場效晶體管元件的立體結構可增加柵極與鰭狀結構的接觸面積，因此，可進一步增加柵極對于載流子通道區域的控制，從而降低小尺寸元件面臨的漏極引發能帶降低(drain induced barrier lowering,DIBL)效應，并可以抑制短通道效應(short channel effect,SCE)。再者，由于鰭狀場效晶體管元件在同樣的柵極長度下會具有更寬的通道寬度，因而可獲得加倍的漏極驅動電流。甚而，晶體管元件的臨界電壓(threshold voltage)也可通過調整柵極的功函數而加以調控。

然而，在現行鰭狀場效晶體管元件制作工藝中，柵極與接觸插塞之間的寄生電容為一常見問題并影響整個元件的運作與電性表現。因此如何改良現有鰭狀場效晶體管制作工藝以解決此問題即為現今一重要課題。

發明內容

本發明公開一種制作半導體元件的方法。首先提供一基底，然后形成一柵極結構于基底上，再形成一第一間隙壁于柵極結構旁，其中該第一間隙壁包圍住一氣孔且第一間隙壁由單一材料所構成。

本發明另一實施例公開一種半導體元件，其包含：一基底，一柵極結構設于基底上，以及一間隙壁設于柵極結構旁，其中間隙壁延伸至柵極結構上表面，間隙壁上表面包含一平坦表面，間隙壁包圍住一氣孔且間隙壁由單一材料所構成。柵極結構較佳包含一高介電常數介電層、一功函數金屬層以及一低阻抗金屬層，其中高介電常數介電層為U型。此外半導體元件另包含一層間介電層環繞柵極結構以及一硬掩模設于間隙壁上，其中硬掩模上表面切齊層間介電層上表面。

附圖說明

圖1至圖9為本發明較佳實施例制作一半導體元件的方法示意圖。

主要元件符號說明

12基底 14鰭狀結構

16淺溝隔離 18虛置柵極

20虛置柵極 22虛置柵極

24虛置柵極 26柵極介電層

28柵極材料層 30間隙壁

32源極/漏極區域34接觸洞蝕刻停止層

36層間介電層 38高介電常數介電層

40功函數金屬層 42低阻抗金屬層

44柵極結構 46柵極結構

48柵極結構 50柵極結構

52凹槽 54凹槽

56凹槽 58襯墊層

60氣孔 62間隙壁

64硬掩模 66接觸插塞

68金屬層

具體實施方式

請參照圖1至圖9，圖1至圖9為本發明較佳實施例制作一半導體元件的方法示意圖。如圖1所示，首先提供一基底12，例如一硅基底或硅覆絕緣(SOI)基板。在本實施例中，基底12上具有至少一鰭狀結構14，其中鰭狀結構14的底部被一絕緣層，例如氧化硅所包覆而形成淺溝隔離16。需注意的是，本實施例雖以制作非平面型(non-planar)鰭狀結構場效晶體管為例，但不局限于此，本發明又可應用至一般平面型場效晶體管，此實施例也屬本發明所涵蓋的范圍。

依據本發明的較佳實施例，鰭狀結構14較佳通過側壁圖案轉移(sidewall image transfer,SIT)技術制得，其程序大致包括：提供一布局圖案至電腦系統，并經過適當地運算以將相對應的圖案定義于光掩模中。后續可通過光光刻及蝕刻制作工藝，以形成多個等距且等寬的圖案化犧牲層于基底上，使其個別外觀呈現條狀。之后依序施行沉積及蝕刻制作工藝，以于圖案化犧牲層的各側壁形成間隙壁。繼以去除圖案化犧牲層，并在間隙壁的覆蓋下施行蝕刻制作工藝，使得間隙壁所構成的圖案被轉移至基底內，再伴隨鰭狀結構切割制作工藝(fin cut)而獲得所需的圖案化結構，例如條狀圖案化鰭狀結構。