[發明專利]半導體結構及其形成方法

在審

• 申請號: 201610274387.9
• 申請日: 2016-04-28
• 公開（公告）號: CN107331646A
• 公開（公告）日: 2017-11-07
• 發明（設計）人: 周鳴
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 高靜,吳敏

技術領域

本發明涉及半導體制造領域，特別涉及一種半導體結構及其形成方法。

背景技術

隨著集成電路向超大規模集成電路發展，集成電路內部的電路密度越來越大，所包含的元器件數量也越來越多，元器件的尺寸也隨之減小。隨著半導體結構尺寸的減小，半導體結構中器件的溝道隨之縮短。由于溝道縮短，緩變溝道近似不再成立，而凸顯出各種不利的物理效應(特別是短溝道效應)，這使得器件性能和可靠性發生退化，限制了器件尺寸的進一步縮小。

為了控制短溝道效應，器件尺寸的進一步縮小要求柵極電容的進一步增大。柵極電容的增大能夠通過減薄柵介質層的厚度而實現。但是柵介質層厚度的減小會引起柵極漏電流的增大。為了抑制柵極漏電流，金屬柵極結構被引入半導體結構中。金屬柵極結構包括金屬電極和高K介質層。金屬柵極結構能夠有效提高柵極電容，同時能夠有效抑制柵極漏電流。

同時，電路密度的增大，晶圓表面無法提供足夠的面積來制造連接線。為了滿足元器件縮小后的互連需求，兩層及兩層以上的多層金屬間互連線的設計成為超大規模集成電路技術常采用的方法之一。不同金屬層或者金屬層與半導體器件之間通過連接插塞實現連接導通。

但是現有技術中所形成的半導體結構，柵極與連接插塞之間的寄生電容過大，影響了所形成半導體結構的性能。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，以減小柵極與連接插塞之間的寄生電容，提高所形成半導體結構的性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：

提供襯底；在襯底上形成柵極；在所述柵極的側壁上依次形成第一側墻和第二側墻，所述第一側墻的介電常數小于所述第二側墻的介電常數；在所 述柵極之間填充介質層；在所述介質層中形成連接插塞。

可選的，形成所述第一側墻和所述第二側墻的步驟中，所述第一側墻的材料包括氟化石墨烯或石墨烯，所述第二側墻的材料包括氧化硅。

可選的，形成所述第一側墻的步驟中，所述第一側墻包括10層到30層氟化石墨烯。

可選的，所述第一側墻的材料為氟化石墨烯，形成所述第一側墻的步驟包括：在所述柵極側壁上形成石墨烯層；對所述石墨烯層進行氟化處理。

可選的，形成所述石墨烯層的步驟包括：通過化學氣相沉積的方式在所述柵極側壁上形成石墨烯層。

可選的，通過化學氣相沉積的方式形成所述石墨烯層的步驟中，所采用的工藝氣體包括甲烷和氫氣。

可選的，對所述石墨烯進行氟化處理的步驟中，所述氟化處理使所述第一側墻內氟原子與碳原子的原子數量比小于1。

可選的，所述形成方法在形成柵極之后在形成所述第一側墻之前，還包括：在所述柵極側壁上形成附著層；形成所述第一側墻的步驟中，所述第一側墻覆蓋所述附著層表面。

可選的，形成所述附著層的步驟中，所述附著層的材料包括鍺硅。

可選的，形成附著層的步驟包括，通過外延生長的方式形成所述附著層。

可選的，形成柵極的步驟中，所述柵極為偽柵極；所述形成方法在形成所述介質層之后形成連接插塞之前，還包括：去除所述柵極形成開口；在所述開口中形成金屬柵極。

可選的，所述柵極和所述第一側墻之間還形成有附著層；形成開口的步驟包括：進行第一刻蝕去除所述柵極，露出所述附著層；進行第二刻蝕去除所述附著層，露出所述第一側墻。

可選的，所述第一刻蝕和所述第二刻蝕中的一個或兩個步驟包括：采用濕法刻蝕的方式進行刻蝕。

可選的，進行第一刻蝕的步驟中，采用四甲基氫氧化銨溶液去除所述柵極。

可選的，所述附著層的材料包括鍺硅；進行第二刻蝕的步驟中，采用氨水或者鹽酸溶液去除所述附著層。

可選的，所述形成方法在形成所述第一側墻和第二側墻之后在填充介質層之前，還包括：對柵極兩側的襯底進行輕摻雜漏注入。

相應的，本發明提供一種半導體結構，包括：

襯底；位于所述襯底上的柵極；依次位于所述柵極側壁上的第一側墻和第二側墻，所述第一側墻的介電常數小于所述第二側墻的介電常數；填充于所述柵極之間的介質層；位于所述介質層中的連接插塞。

可選的，所述第一側墻的材料包括氟化石墨烯或石墨烯，所述第二側墻的材料包括氧化硅。

可選的，所述第一側墻包括10層到30層的氟化石墨烯。

可選的，氟化石墨烯材料的所述第一側墻內氟原子與碳原子的原子數量比小于1。

與現有技術相比，本發明的技術方案具有以下優點：