[發明專利]一種高速采樣器

在審

• 申請號: 201610254876.8
• 申請日: 2016-04-22
• 公開（公告）號: CN107306137A
• 公開（公告）日: 2017-10-31
• 發明（設計）人: 周立功
• 申請（專利權）人: 廣州致遠電子股份有限公司
• 主分類號: H03M1/12
• 分類號: H03M1/12
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 王寶筠

1.一種高速采樣器，其特征在于，包括：

信號輸入模塊，用于接入信號數據，并通過n個通道傳輸所述信號數據；

n個分別與所述信號輸入模塊相連的延時矩陣模塊，其中，每一個所述延時矩陣模塊用于接收一個通道傳輸的信號數據，對所述信號數據進行延時，獲得多個延時數據；

連接在每一個所述延時矩陣模塊上的同步模塊，所述同步模塊用于接收連接的所述延時矩陣模塊獲得的多個延時數據，對所述多個延時數據進行高速同步采樣，獲得采樣數據；

與所述同步模塊連接的整合輸出模塊，用于接收到n個通道傳輸來的所述采樣數據時，整合并輸出第一信號數據，其中，所述第一信號數據為整合n個通道傳輸來的所述采樣數據的數據；

其中，n為正整數。

2.根據權利要求1所述的采樣器，其特征在于，所述延時矩陣模塊包括：

K個并行連接的列延時單元，所述K為正整數；

每一個所述列延時單元，用于對接收一個通道傳輸的所述信號數據進行延時，獲得多個延時數據。

3.根據權利要求2所述的采樣器，其特征在于，所述列延時單元包括：

輸入延時單元和L個邏輯延時單元，所述L為正整數；其中：

所述輸入延時單元與第一個所述邏輯延時單元連接，用于控制所述信號數據到達第一個所述邏輯延時單元的時間，其中，所述時間為Tdelay；

所述邏輯延時單元，用于依據延時值，對所述信號數據進行相移延時，所述邏輯延時單元的延時值為Tlogic，其中，L個所述邏輯延時單元串行連接；

所述輸入延時單元與L個所述邏輯延時單元構成一個延時鏈，所述信號數據經過所述延時鏈時，所述輸入延時單元與第一個所述邏輯延時單元的連接端、相鄰連接的兩個所述邏輯延時單元的連接端和最后一個所述邏輯延時單元的輸出端均為輸出抽頭，其中，在所述相鄰連接的兩個所述邏輯延時單元的連接端和最后一個所述邏輯延時單元的輸出端作為的輸出抽頭處，輸出經所述邏輯延時單元延時后的延時數據。

4.根據權利要求3所述的采樣器，其特征在于，所述k個并行連接的列延時單元中，

一個當前級列延時單元的輸入延時單元的延時時間與一個后級列延時單元的輸入延時單元的延時時間存在時間差，所述時間差滿足條件：

Tdelay2-Tdelay1=Tlogick]]>

其中，Tdelay1為當前級列延時單元中輸入延時單元的延時時間，Tdelay2為后級列延時單元中輸入延時單元的延時時間，Tlogic為k個并行連接的列延時單元內所有的所述邏輯延時單元中每一個的延時值，K為并行連接的列延時單元個數，k為正整數，且k大于等于2。

5.根據權利要求3所述的采樣器，其特征在于，所述邏輯延時單元，具體用于：

在所述邏輯延時單元的延時值Tlogic滿足條件時，對所述信號數據進行相移延時，所述條件為：

Tlogic=Tsystemj]]> 1

其中，Tlogic為邏輯延時單元的延時值，Tsystem為系統時鐘周期，j為列延時單元的延時鏈輸出抽頭的級數，且j為正整數。

6.根據權利要求1所述的采樣器，其特征在于，在所述同步模塊對所述多個延時數據進行高速同步采樣，并獲得采樣數據時，所述同步模塊，具體用于：

采集多個延時數據在上升沿時刻的值，作為采樣數據。

7.根據權利要求6所述的采樣器，其特征在于，在所述同步模塊采集多個延時數據在上升沿時刻的值時，所述同步模塊，具體用于：

依據采樣頻率采集多個延時數據在上升沿時刻的值，所述采樣頻率為：

Fsapmle=(k×j)×1Tsystem]]>

其中，所述K為并行連接的列延時單元個數，且k為正整數，j為列延時單元的延時鏈輸出抽頭的級數，Tsystem為系統時鐘周期。