[發明專利]一種半導體器件及其制作方法

在審

• 申請號: 201610239362.5
• 申請日: 2016-04-18
• 公開（公告）號: CN107305846A
• 公開（公告）日: 2017-10-31
• 發明（設計）人: 禹國賓
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/3105
• 分類號: H01L21/3105;H01L21/8238;H01L29/423
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 董巍,高偉

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件及其制作方法。

背景技術

在下一代集成電路的制造工藝中，對于互補金屬氧化物半導體(CMOS)的柵極的制作，通常采用高k-金屬柵工藝。對于具有較高工藝節點的晶體管結構而言，所述高k-金屬柵工藝通常為后柵極工藝，其典型的實施過程包括：首先，在半導體襯底上形成偽柵極結構，所述偽柵極結構由自下而上層疊的界面層、高k介電層、覆蓋層(capping layer)和犧牲柵電極層構成；然后，在所述偽柵極結構的兩側形成柵極間隙壁結構，之后去除所述偽柵極結構中的犧牲柵電極層，在所述柵極間隙壁結構之間留下一溝槽；接著，在所述溝槽內依次沉積功函數金屬層(workfunction metal layer)、阻擋層(barrier layer)和浸潤層(wetting layer)；最后進行金屬柵極材料(通常為鋁)的填充。

在上述工藝過程中，由于高k介電層的引入，使得CMOS的柵極的制作可以達到特征尺寸不斷減小的要求，以迎合摩爾定律。然而，所述高K金屬柵極的制備工藝中，等效氧化層厚度(equipment oxide thickness，EOT)以及反型層厚度受到極大挑戰，其中需要更薄的效氧化層厚度(equipment oxide thickness，EOT)以及反型層厚度來控制有效功函數以及柵極泄露。即柵極的等效柵極介電層厚度(EOT)的按比例減小，其決定了高k-金屬柵的有效功函數、柵漏電、柵長、柵寬等的大小，進而決定了CMOS的可靠性程度和性能。

因此，需要提出一種方法，以改善器件的可靠性和性能。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要 試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了克服目前存在的問題，本發明提供一種半導體器件的制作方法，該方法包括：

提供半導體襯底，在所述半導體襯底上形成高K柵極介電層；

對所述高K柵極介電層進行第一退火處理，以去除所述高K柵極介電層中的雜質；

對所述高K柵極介電層進行氧化退火處理，以填充所述高K柵極介電層中的氧空穴和懸掛鍵。

進一步，在氮氣氣氛下進行所述第一退火處理。

進一步，所述第一退火處理包括均溫退火、尖峰退火或者毫秒退火。

進一步，所述第一退火處理的溫度范圍為500℃～1200℃。

進一步，所述氧化退火處理的處理氣體包括N₂O、O₂和NO中的一種或幾種。

進一步，所述氧化退火處理的方法包括爐管氧化、快速熱退火氧化、紫外臭氧氧化、臭氧氧化和原位水蒸氣氧化中的一種。

進一步，所述氧化退火處理的退火溫度范圍為500℃～800℃。

進一步，在形成所述高k柵極介電層之前，還包括在所述半導體襯底的表面上形成界面層的步驟。

進一步，所述高K柵極介電層選用氧化鉿、氧化鉿硅、氮氧化鉿硅、氧化鑭、氧化鋯、氧化鋯硅或者氧化鋁，所述界面層的構成材料包括硅氧化物。

本發明還提供一種采用前述的方法制作的半導體器件。

根據本發明的制作方法，首先采用氮氣退火處理去除高k介電層中的雜質，再通過氧化退火處理填充高K柵極介電層中的氧空穴和懸掛鍵，以改善高K柵極介電層的膜質量，進而提高器件的可靠性和性能。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附 圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。

附圖中：

圖1A-圖1C示出了根據本發明一實施方式的制作方法依次實施所獲得器件的剖面示意圖；

圖2示出了根據本發明一實施方式的制作方法的步驟流程圖。

具體實施方式

在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。