[發(fā)明專利]一種電平移位電路

有效

• 申請?zhí)枺?/td>: 201610218940.7
• 申請日: 2016-04-11
• 公開（公告）號: CN105915207B
• 公開（公告）日: 2018-01-09
• 發(fā)明（設計）人: 周澤坤;董瑞凱;張家豪;王卓;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: H03K19/0185
• 分類號: H03K19/0185
• 代理公司: 成都點睛專利代理事務所(普通合伙)51232
• 代理人: 葛啟函

技術領域

本發(fā)明屬于電子技術領域，具體涉及一種電平移位電路。

背景技術

電平位移電路在驅(qū)動電路中作用是實現(xiàn)不同電平之間的轉(zhuǎn)換，控制信號從一種電平經(jīng)過電平位移電路轉(zhuǎn)換成另一種電平控制信號。電平位移電路在驅(qū)動電路中是一種重要的電路。目前已經(jīng)報道的電平位移電路，在電路結構成本、功耗、穩(wěn)定性、速度等方面還不能很好的兼顧，譬如初態(tài)紊亂、速度慢、功耗大等問題。如何設計出滿足高穩(wěn)態(tài)、快速的電平位移電路對于優(yōu)化整體驅(qū)動電路有著重要的作用。目前典型的電平位移電路如圖1所示。基本工作原理為：Vin輸入為一種電平邏輯信號，通過INV反相器在MN1，MN2管的柵極信號構成相位相反的互補邏輯電平，控制MN1，MN2管的開關，結合MP1和MP2構成的鎖存結構，將輸出電壓Vout1，Vout2分別輸出對應的高低電平，將信號電平從INV的電源轉(zhuǎn)換為GND和VDD范圍內(nèi)信號，實現(xiàn)電平位移的功能。圖中虛線框中電阻R，電容C是為了使電路有確定的初態(tài)而采取的方法，電阻和電容采用其中任一個均能達到效果，但是這樣方法會對電平位移電路的功耗產(chǎn)生較大影響；同時，該電路在輸入電平跳轉(zhuǎn)的時候，由于電阻或者電容的影響，導致電路響應速度較慢。

發(fā)明內(nèi)容

本發(fā)明的目的是為了解決典型的電平位移電路存在的上述問題，提出了新的電路結構，提高了電平位移電路的性能。

本發(fā)明的技術方案為：一種電平移位電路，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一電流源、第二電流源和反相器；其中，

第一PMOS管MP1的源極接電源，其柵極接第二PMOS管MP2的漏極和第五PMOS管MP5的漏極；

第二PMOS管MP2的源極接電源，其柵極接第一PMOS管MP1的漏極和第三PMOS管MP3的漏極；

第三PMOS管MP3的源極接電源，其柵極接第四PMOS管MP4的漏極；

第四PMOS管MP4的源極接電源，其柵極與漏極互連；

第五PMOS管MP5的源極接電源，其柵極接第六PMOS管MP6的漏極；

第六PMOS管MP6的源極接電源，其柵極與漏極互連；

第一NMOS管MN1的漏極接第一PMOS管MP1的漏極和第三PMOS管MP3的漏極，第一NMOS管MN1的柵極接外部輸入信號，第一NMOS管MN1的源極接地；

第二NMOS管MN2的漏極接第二PMOS管MP2的漏極和第五PMOS管MP5的漏極，第二NMOS管MN2的柵極接反相器的輸出端；第二NMOS管MN2的源極接地；

反相器的輸入端接外部輸入信號；

第三NMOS管MN3的漏極接第六NMOS管MN6的源極，第三NMOS管MN3的柵極接反相器的輸出端，第三NMOS管MN3的源極接地；

第四NMOS管MN4的漏極接第五NMOS管MN5的源極，第四NMOS管MN4的柵極接外部輸入信號，第四NMOS管MN4的源極接地；

第五NMOS管MN5的漏極接第六PMOS管MP6的漏極，第五NMOS管MN5的柵極接第一PMOS管MP1的漏極和第三PMOS管MP3的漏極；

第六NMOS管MN6的漏極接第四PMOS管MP4的漏極，第六NMOS管MN6的柵極接第二PMOS管MP2的漏極和第五PMOS管MP5的漏極；

第一電流源的一端接第一NMOS管MN1的漏極，第一電流源的另一端接地；

第二電流源的一端接第四NMOS管MN4的漏極，第二電流源的另一端接地；

第二PMOS管MP2漏極與第五PMOS管MP5漏極的連接點為電平移位電路的第一輸出端，第一PMOS管MP1漏極與第三PMOS管MP3漏極的連接點為電平以為電路的第二輸出端。

本發(fā)明的有益效果為，本發(fā)明的電平位移電路與目前典型的電平位移電路相比具有穩(wěn)定性高、速度快的特點。

附圖說明

圖1為傳統(tǒng)的電平位移電路圖；

圖2為本文提出的高穩(wěn)態(tài)快速電平位移電路圖；

圖3為本文提出的高穩(wěn)態(tài)快速電平位移電路輸入電平0跳變?yōu)?時的第一階段示意圖；

圖4為本文提出的高穩(wěn)態(tài)快速電平位移電路輸入電平0跳變?yōu)?時的第二階段示意圖；