[發明專利]半導體器件及其形成方法

有效

• 申請號: 201610217443.5
• 申請日: 2016-04-08
• 公開（公告）號: CN107275329B
• 公開（公告）日: 2020-03-10
• 發明（設計）人: 張城龍;袁光杰;張海洋
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L27/04
• 分類號: H01L27/04;H01L21/82
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

一種半導體器件及其形成方法，其中，所述形成方法包括：提供基底，所述基底表面形成有柵極結構、第一介質層以及位于柵極結構兩側的側墻，所述第一介質層具有與側墻相鄰的側表面；去除側墻的一部分，暴露出第一介質層的側表面的一部分；分別從第一介質層的頂表面、及暴露出的第一介質層的側表面去除部分第一介質層，去除柵極結構的一部分，在剩余第一介質層內形成第一開口；形成填充滿第一開口且與剩余第一介質層的頂表面齊平的覆蓋層，所述覆蓋層的側壁具有位于剩余第一介質層上的突出部。本發明實施例的形成方法，所述突出部能夠對側墻起到遮擋與保護作用，減小側墻被刻蝕的比例，增強接觸結構與柵極結構之間的隔離效果，避免短路問題。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體器件及其形成方法。

背景技術

現有技術的半導體器件的形成方法中，通過接觸結構實現硅片上多層電路間的電連接。在形成接觸結構時，首先對層間介質層(ILD)進行光刻以形成溝槽或者通孔；然后將導電材料填充在溝槽或者通孔中以形成接觸結構。隨著超大規模集成電路的飛速發展，元件的特征尺寸不斷減小，對光刻工藝提出了更高的要求。

在半導體制造工藝中，通常利用一種自對準接觸(Self Alignment Contact,SAC)技術來形成接觸(Contact)結構。自對準接觸技術因其可以降低對光刻精度的要求，進而減少形成晶體管所需要的面積而受到廣泛的關注。

然而利用自對準接觸技術形成位于源極或漏極上的接觸結構時，接觸結構很容易與柵極相接觸而發生短路，影響半導體器件的性能。如何避免接觸結構與柵極之間發生短路，成為亟需解決的技術問題。

發明內容

本發明解決的技術問題是提供一種半導體器件及其形成方法，以增強接觸結構與柵極之間的隔離效果，避免發生短路，提高半導體器件的性能。

為解決上述技術問題，本發明實施例提供一種半導體器件及其形成方法，其中，所述形成方法包括：提供基底，所述基底表面形成有柵極結構、第一介質層以及位于所述柵極結構兩側的側墻，其中所述柵極結構和側墻位于所述第一介質層內、且所述柵極結構和側墻的頂表面與所述第一介質層的頂表面齊平，所述第一介質層具有與所述側墻相鄰的側表面；去除所述側墻的一部分，使剩余側墻的頂表面低于所述第一介質層的頂表面，從而暴露出所述第一介質層的側表面的一部分；分別從所述第一介質層的頂表面、及暴露出的所述第一介質層的側表面去除部分所述第一介質層，去除所述柵極結構的一部分，使剩余柵極結構的頂表面和剩余側墻的頂表面低于剩余第一介質層的頂表面，從而在剩余第一介質層內形成第一開口；形成填充滿所述第一開口且與所述剩余第一介質層的頂表面齊平的覆蓋層，所述覆蓋層覆蓋剩余柵極結構以及剩余側墻的頂表面，且所述覆蓋層的側壁具有位于所述剩余第一介質層上的突出部。

可選地，去除部分所述第一介質層的方法包括采用原子層刻蝕工藝。

可選地，所述原子層刻蝕工藝的刻蝕氣體包括C₄F₆或C₄F₈。

可選地，從所述第一介質層的頂表面去除部分所述第一介質層的縱向尺寸范圍是10埃至200埃。

可選地，從暴露出的所述第一介質層的側表面去除部分所述第一介質層的橫向尺寸范圍是3埃至50埃。

可選地，去除部分所述第一介質層，在去除所述柵極結構的一部分的步驟之前或者之后。

可選地，去除的所述側墻的一部分的厚度大于去除的所述柵極結構的一部分的厚度。

可選地，去除的所述側墻的一部分的厚度小于或者等于去除的所述柵極結構的一部分的厚度。

可選地，去除的所述側墻的一部分的厚度范圍為100埃至1000埃。

可選地，去除的所述柵極結構的一部分的厚度范圍為100埃至1000埃。