[發明專利]半導體結構與其制造方法

有效

• 申請號: 201610216188.2
• 申請日: 2016-04-08
• 公開（公告）號: CN107293551B
• 公開（公告）日: 2020-03-27
• 發明（設計）人: 江昱維;邱家榮
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/11568
• 分類號: H01L27/11568
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明公開了一種半導體結構，包括一基板、多個第一疊層結構以及兩個第二疊層結構。第一疊層結構設置于基板上，且每個第一疊層結構包括多個交互疊層的金屬層與氧化層。第二疊層結構設置于基板上，且每個第二疊層結構包括多個交互疊層的氮化硅層與氧化層。第一疊層結構設置于兩個第二疊層結構之間。

技術領域

本發明是有關于一種半導體結構與其制造方法，且特別是有關于一種具有柵極取代(gate replacement)的半導體結構與其制造方法。

背景技術

半導體結構被使用于許多產品，例如MP3播放器、數字相機、計算機檔案等儲存元件中。隨著半導體制造技術的進步，對于半導體結構的需求也趨向較小的尺寸、較大的存儲容量。因應這種需求，系需要制造高元件密度的半導體結構。

設計者開發一種提高半導體結構密度的方法是使用三維疊層存儲裝置，以達到更高的存儲容量，同時降低每一位的成本。然而，在三維疊層存儲裝置，尤其是氧化物/多晶硅(oxide/polysilicon，OP)疊層存儲裝置中，字線電阻(word line resistance)為一關鍵因素，這是由于字線電阻會影響操作速度。因此，制造一種可有效降低字線電阻的存儲器為一重要的課題。

發明內容

本發明是有關于一種具有柵極取代的半導體結構與其制造方法。在本發明某些實施例中，半導體結構的金屬層可降低字線電阻且節省單柵極垂直通道(single gatevertical channel，SGVC)裝置結構的字線金屬布線(metal routing)。

根據本發明，提出一種半導體結構，包括一基板、多個第一疊層結構以及兩個第二疊層結構。第一疊層結構設置于基板上，且每個第一疊層結構包括多個交互疊層的金屬層與氧化層。第二疊層結構設置于基板上，且每個第二疊層結構包括多個交互疊層的氮化硅層與氧化層。第一疊層結構設置于兩個第二疊層結構之間。

根據本發明，提出一種半導體結構的制造方法，包括以下步驟。提供一基板。交互疊層多個氮化硅層與氧化層。刻蝕氮化硅層與氧化層，以形成多個預疊層結構。形成一第一電荷捕捉層于預疊層結構上。形成一第一通道層于電荷捕捉層上?？涛g預疊層結構的部分，以形成多個貫孔。將預疊層結構的部分中的氮化硅層取代為多個金屬層，以形成多個第一疊層結構。預疊層結構的其他部分形成兩個第二疊層結構，且第一疊層結構設置于兩個第二結構之間。

為了對本發明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式，作詳細說明如下：

附圖說明

圖1A繪示本發明一實施例的半導體結構100的俯視圖。

圖1B繪示圖1A的半導體結構沿著A-A’線所切的剖面圖。

圖2A至圖10繪示本發明一實施例的半導體結構的一制造實施例。

【符號說明】

100：半導體結構

1：基板

11：第一疊層結構

12：第二疊層結構

21：氮化硅層

22：金屬層

31：貫孔

32、33：空間

41、42、43：氧化層

411：氧化層的側表面

44：絕緣層

60、61、62：電荷捕捉層

601：電荷捕捉層的部分頂表面

80、81、82：通道層