[發(fā)明專利]一種帶隙基準(zhǔn)電路

有效

• 申請?zhí)枺?/td>: 201610213319.1
• 申請日: 2016-04-07
• 公開（公告）號: CN107272796B
• 公開（公告）日: 2018-11-16
• 發(fā)明（設(shè)計）人: 陳春鵬;聶鑫
• 申請（專利權(quán)）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 張振軍;吳敏

一種帶隙基準(zhǔn)電路，所述帶隙基準(zhǔn)電路包括運算放大器，所述運算放大器的輸出端連接至反饋電路接入點，所述運算放大器的輸出端經(jīng)由單級帶負(fù)載的共源級電路，連接至所述反饋電路接入點。上述方案在提高電源抑制比的同時穩(wěn)定性不受影響，避免低電源電壓下難以實現(xiàn)穩(wěn)定輸出的問題。

技術(shù)領(lǐng)域

本發(fā)明涉及電路技術(shù)領(lǐng)域，特別是涉及一種帶隙基準(zhǔn)電路。

背景技術(shù)

帶隙基準(zhǔn)電路(BANDGAP)是模擬電路中的基本電路，幾乎所有的功能電路比如模數(shù)轉(zhuǎn)換電路、數(shù)模轉(zhuǎn)換電路等都需要帶隙基準(zhǔn)電路來產(chǎn)生一個不隨電源電壓和溫度變化的參考電壓。對于不隨電源電壓變化的參考電壓的衡量指標(biāo)，就是電源抑制比(Power SupplyRejection Ratio，PSRR)。所以提高PSRR，對帶隙基準(zhǔn)電路至關(guān)重要。

然而，現(xiàn)有技術(shù)中，帶隙基準(zhǔn)電路在提高電源抑制比時，穩(wěn)定性受到影響，但又難以實現(xiàn)補償，除此之外，現(xiàn)有的帶隙基準(zhǔn)點路還存在低電源電壓下難以實現(xiàn)穩(wěn)定輸出的問題。

發(fā)明內(nèi)容

本發(fā)明實施例要解決的技術(shù)問題是提供一種帶隙基準(zhǔn)電路，提高電源抑制比的同時穩(wěn)定性不受影響，同時避免了低電源電壓下難以實現(xiàn)穩(wěn)定輸出的問題。

為了解決上述問題，本發(fā)明實施例提供一種帶隙基準(zhǔn)電路，所述帶隙基準(zhǔn)電路包括運算放大器，所述運算放大器的輸出端連接至反饋電路接入點，其特征在于，所述運算放大器的輸出端經(jīng)由單級帶負(fù)載的共源級電路，連接至所述反饋電路接入點。

可選地，所述單級帶負(fù)載的共源級電路包括第一NMOS管和負(fù)載單元；

所述第一NMOS管適于將輸入電壓的變化轉(zhuǎn)換為漏極電流的變化，所述第一NMOS管的柵極作為所述單級帶負(fù)載的共源級電路的輸入端，源極接地，漏極與所述負(fù)載單元耦接；

所述負(fù)載單元適于將所述漏極電流的變化轉(zhuǎn)化為電壓的變化。

可選地，所述負(fù)載單元包括第一PMOS管；

所述第一PMOS管的漏極與柵極耦接，并與所述第一NMOS管耦接，所述第一PMOS管的源極耦接電源。

可選地，所述負(fù)載單元包括第二NMOS管；

所述第二NMOS管的柵極與漏極耦接并與電源耦接，所述第二NMOS管的源極與所述第一NMOS管的漏極耦接。

可選地，所述負(fù)載單元包括第一電阻；

所述第一電阻的第一端與所述第一NMOS管的漏極漏接。

可選地，所述帶隙基準(zhǔn)電路，還包括：第一PNP管、第二PNP管、第二電阻、第三電阻、第四電阻、第二PMOS管和第三PMOS管；

所述第一PNP管的集電極與基極接地；

所述第二PNP管的基極與集電極接地；

所述第二電阻的第一端與所述第一PNP管的發(fā)射極耦接；

所述運算放大器的正相輸入端與所述第二PNP管的發(fā)射極耦接，負(fù)相輸入端與所述第二電阻的第二端耦接；

所述第三電阻的第一端與所述第二電阻的第二端耦接；

所述第四電阻的第一端與所述第二PNP管的發(fā)射極耦接，所述第四電阻的第二端作為所述帶隙基準(zhǔn)電路的輸出端；

所述第二PMOS管的源極耦接電源，所述第二PMOS管的漏極與所述第三電阻的第二端耦接；

所述第三PMOS管的源極耦接電源，所述第三PMOS管的柵極與所述第二PMOS管的柵極耦接并作為所述反饋電路接入點，所述第三PMOS管的漏極與所述第四電阻的第二端耦接

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下有益效果：