[發明專利]具有寬輸入電壓范圍的單端信號限幅器

有效

• 申請號: 201610207698.3
• 申請日: 2016-04-06
• 公開（公告）號: CN107276553B
• 公開（公告）日: 2019-01-11
• 發明（設計）人: 謝毅;張原
• 申請（專利權）人: 綜合器件技術公司
• 主分類號: H03G11/00
• 分類號: H03G11/00
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 金曉

1.一種用于單端信號限幅器的裝置，包括：

第一電路，所述第一電路被構造為(i)降低在耦合到存儲器通道的數據總線的單端線路上已攜帶的輸入值的序列中的當前值，以生成所述當前值的降低版本，及(ii)降低第一參考電壓，以生成第二參考電壓；

第二電路，所述第二電路被構造為關于所述第一參考電壓對所述當前值進行限幅以生成第一中間值；以及

第三電路，所述第三電路被構造為關于所述第二參考電壓對所述當前值的所述降低版本進行限幅以生成第二中間值，其中所述第一中間值和所述第二中間值限定了所述當前值的限幅值。

2.根據權利要求1所述的裝置，還包括第四電路，所述第四電路被構造為響應于所述第一中間值和所述第二中間值鎖存所述當前值的所述限幅值。

3.根據權利要求2所述的裝置，其中(i)所述第一電路包括寄存式時鐘驅動器電路中的多個傳輸門，(ii)所述第二電路包括所述寄存式時鐘驅動器電路中的具有NMOS輸入晶體管的第一限幅器，(iii)所述第三電路包括所述寄存式時鐘驅動器電路中的具有PMOS輸入晶體管的第二限幅器，并且(iv)所述第四電路包括所述寄存式時鐘驅動器電路中的鎖存器。

4.根據權利要求3所述的裝置，其中所述寄存式時鐘驅動器電路至少兼容第四代雙倍數據率。

5.根據權利要求1所述的裝置，其中(i)所述第一電路、所述輸入值的序列以及所述第一參考電壓在第一電壓域中，(ii)所述第二電路和所述第三電路在第二電壓域中操作，并且(iii)所述第一電壓域具有比所述第二電壓域更高的電壓范圍。

6.根據權利要求1所述的裝置，其中(i)所述第一電路包括被構造為接收所述輸入值的序列和所述第一參考電壓的多個電壓鉗，以及(ii)被構造為生成所述當前值的所述降低版本和所述第二參考電壓的多個NMOS晶體管。

7.根據權利要求1所述的裝置，其中所述第二電路包括被構造為接收所述第一參考電壓和所述當前值的多個本征晶體管。

8.根據權利要求1所述的裝置，其中所述第三電路包括多個PMOS晶體管，每個PMOS晶體管具有低閾值電壓并被構造為接收所述第二參考電壓和所述當前值的所述降低版本，其中所述低閾值電壓低至電源電壓的三分之一。

9.根據權利要求1所述的裝置，其中所述裝置引入至多100皮秒的延遲。

10.根據權利要求1所述的裝置，其中所述數據總線是雙倍數據率存儲器模塊的地址/命令總線。

11.根據權利要求10所述的裝置，其中所述雙倍數據率存儲器模塊包括第四代雙倍數據率雙列直插存儲器模塊。

12.一種將輸入值的序列限幅的方法，包括以下步驟：

在電路處接收第一參考電壓和耦合到存儲器通道的數據總線的單端線路上已攜帶的所述輸入值的序列中的當前值；

降低所述輸入值的序列中的所述當前值，以生成所述當前值的降低版本；

降低所述第一參考電壓以生成第二參考電壓；

關于所述第一參考電壓對所述輸入值的序列中的所述當前值進行限幅，以生成第一中間值；以及

關于所述第二參考電壓對所述當前值的所述降低版本進行限幅以生成第二中間值，其中所述第一中間值和所述第二中間值限定了所述當前值的限幅值。

13.根據權利要求12所述的方法，還包括步驟：

響應于所述第一中間值和所述第二中間值鎖存所述當前值的所述限幅值。

14.根據權利要求12所述的方法，其中(i)所述輸入值的序列和所述第一參考電壓在第一電壓域中，(ii)所述第一中間值、所述第二中間值以及所述第二參考電壓在第二電壓域中，并且(iii)所述第一電壓域具有比所述第二電壓域更高的電壓范圍。