[發(fā)明專利]細(xì)胞陣列計(jì)算系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201610203860.4
• 申請(qǐng)日: 2016-04-01
• 公開(kāi)（公告）號(hào): CN107291209B
• 公開(kāi)（公告）日: 2021-02-09
• 發(fā)明（設(shè)計(jì)）人: 戴瑾
• 申請(qǐng)（專利權(quán)）人: 上海磁宇信息科技有限公司
• 主分類號(hào): G06F1/3234
• 分類號(hào): G06F1/3234;G06F15/80;G06F15/173
• 代理公司: 上海容慧專利代理事務(wù)所(普通合伙) 31287
• 代理人: 于曉菁

1.一種細(xì)胞陣列計(jì)算系統(tǒng)，其特征在于，包括：內(nèi)控CPU、細(xì)胞陣列、細(xì)胞陣列總線、總線控制器、外部接口、存儲(chǔ)接口以及至少一個(gè)第一存儲(chǔ)器；

所述第一存儲(chǔ)器為采用整塊讀寫(xiě)的非易失性存儲(chǔ)器；所述存儲(chǔ)接口與所述細(xì)胞陣列總線、所述第一存儲(chǔ)器相連，用于對(duì)所述第一存儲(chǔ)器進(jìn)行數(shù)據(jù)存儲(chǔ)訪問(wèn)控制；

所述細(xì)胞陣列是由一個(gè)以上兼具計(jì)算和存儲(chǔ)功能的細(xì)胞組成的二維陣列或三維陣列，其中每一個(gè)細(xì)胞包括微處理器和第二存儲(chǔ)器；所述第二存儲(chǔ)器為非易失隨機(jī)存儲(chǔ)器，用于所述微處理器計(jì)算時(shí)所涉及數(shù)據(jù)的隨機(jī)存取，還用于存儲(chǔ)軟件的指令代碼和需要永久保存的數(shù)據(jù)；

每一個(gè)細(xì)胞儲(chǔ)存各自在所述細(xì)胞陣列中的位置作為ID以供細(xì)胞中的軟件或硬件讀取；

所述細(xì)胞陣列中的相鄰細(xì)胞之間有通信接口，能相互發(fā)送數(shù)據(jù)；

所述內(nèi)控CPU用于控制所述存儲(chǔ)接口以及通過(guò)所述細(xì)胞陣列總線與所述細(xì)胞陣列中的每一個(gè)細(xì)胞進(jìn)行通信；所述內(nèi)控CPU還用于管理存儲(chǔ)數(shù)據(jù)，分配細(xì)胞中的資源完成計(jì)算任務(wù)；

所述總線控制器用于協(xié)調(diào)所述細(xì)胞陣列總線上各個(gè)主設(shè)備對(duì)所述細(xì)胞陣列總線的控制權(quán)；所述細(xì)胞陣列總線上的主設(shè)備包括所述內(nèi)控CPU、所述存儲(chǔ)接口以及連接到所述外部接口的外部訪問(wèn)設(shè)備。

2.根據(jù)權(quán)利要求1所述的細(xì)胞陣列計(jì)算系統(tǒng)，其特征在于，所述內(nèi)控CPU通過(guò)所述細(xì)胞陣列總線與所述細(xì)胞陣列中的每一個(gè)細(xì)胞進(jìn)行的通信包括以下情況中的至少一種：

按地址讀寫(xiě)所述細(xì)胞陣列中任一細(xì)胞的第二存儲(chǔ)器；

將數(shù)據(jù)廣播到所述細(xì)胞陣列中目標(biāo)區(qū)域內(nèi)每一個(gè)細(xì)胞的第二存儲(chǔ)器，并寫(xiě)入所述目標(biāo)區(qū)域內(nèi)每一個(gè)細(xì)胞的第二存儲(chǔ)器中相同的相對(duì)地址；

給所述細(xì)胞陣列中任一細(xì)胞的微處理器發(fā)送指令、發(fā)送數(shù)據(jù)或讀取狀態(tài)；

給所述目標(biāo)區(qū)域內(nèi)所有細(xì)胞的微處理器廣播指令。

3.根據(jù)權(quán)利要求1所述的細(xì)胞陣列計(jì)算系統(tǒng)，其特征在于，所述細(xì)胞陣列中的細(xì)胞還包括細(xì)胞內(nèi)總線控制器和細(xì)胞內(nèi)部總線，所述細(xì)胞內(nèi)總線控制器與所述細(xì)胞陣列總線、微處理器以及細(xì)胞內(nèi)部總線相連，所述細(xì)胞內(nèi)總線控制器用于識(shí)別所述內(nèi)控CPU與本細(xì)胞之間進(jìn)行的通信，連接所述微處理器以傳遞所述內(nèi)控CPU發(fā)送的指令或數(shù)據(jù)、狀態(tài)讀取，或者通過(guò)所述細(xì)胞內(nèi)部總線連接所述第二存儲(chǔ)器進(jìn)行數(shù)據(jù)的讀寫(xiě)操作。

4.根據(jù)權(quán)利要求1所述的細(xì)胞陣列計(jì)算系統(tǒng)，其特征在于，所述存儲(chǔ)接口通過(guò)連接訪問(wèn)通道與相應(yīng)的第一存儲(chǔ)器相連，每一個(gè)第一存儲(chǔ)器支持一個(gè)或一個(gè)以上訪問(wèn)通道。

5.根據(jù)權(quán)利要求1所述的細(xì)胞陣列計(jì)算系統(tǒng)，其特征在于，還包括通過(guò)所述細(xì)胞陣列總線與所述內(nèi)控CPU相連的至少一個(gè)第三存儲(chǔ)器，用于所述內(nèi)控CPU計(jì)算時(shí)所涉及數(shù)據(jù)的隨機(jī)存取。

6.根據(jù)權(quán)利要求1所述的細(xì)胞陣列計(jì)算系統(tǒng)，其特征在于，所述第二存儲(chǔ)器為MRAM，所述第一存儲(chǔ)器為NAND，所述存儲(chǔ)接口為NAND控制器。

7.根據(jù)權(quán)利要求1所述的細(xì)胞陣列計(jì)算系統(tǒng)，其特征在于，所述內(nèi)控CPU、所述外部接口、所述存儲(chǔ)接口、所述細(xì)胞陣列、所述細(xì)胞陣列總線以及由所述細(xì)胞陣列內(nèi)各個(gè)能相互通信的相鄰細(xì)胞所形成的通信網(wǎng)絡(luò)集成于一個(gè)數(shù)據(jù)處理硅片中；每一個(gè)第一存儲(chǔ)器對(duì)應(yīng)為一個(gè)存儲(chǔ)介質(zhì)硅片；所述數(shù)據(jù)處理硅片和所有存儲(chǔ)介質(zhì)硅片被封裝在一個(gè)芯片內(nèi)。

8.根據(jù)權(quán)利要求1所述的細(xì)胞陣列計(jì)算系統(tǒng)，其特征在于，還包括與所述外部接口相連的所述外部訪問(wèn)設(shè)備，用于通過(guò)控制所述細(xì)胞陣列總線實(shí)現(xiàn)對(duì)所述第二存儲(chǔ)器的數(shù)據(jù)直接讀寫(xiě)，或者通過(guò)所述內(nèi)控CPU實(shí)現(xiàn)數(shù)據(jù)存儲(chǔ)訪問(wèn)或數(shù)據(jù)處理請(qǐng)求。

9.根據(jù)權(quán)利要求8所述的細(xì)胞陣列計(jì)算系統(tǒng)，其特征在于，所述外部訪問(wèn)設(shè)備包括主CPU、DMA控制器和其他外部設(shè)備中的至少一種。

10.根據(jù)權(quán)利要求9所述的細(xì)胞陣列計(jì)算系統(tǒng)，其特征在于，所述外部接口為外部?jī)?nèi)存接口或外部存儲(chǔ)接口。