[發明專利]靜電放電保護裝置、存儲器元件及靜電放電保護方法

有效

• 申請號: 201610195187.4
• 申請日: 2016-03-31
• 公開（公告）號: CN107293537B
• 公開（公告）日: 2020-02-21
• 發明（設計）人: 王世鈺;李明穎;黃文聰
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明公開了一種靜電放電保護裝置、存儲器元件及靜電放電保護方法。此靜電放電保護裝置包括：半導體基材、第一柵極結構、第一摻雜區、第二摻雜區以及第三摻雜區。半導體基材包括一個具有第一電性的摻雜阱區，且其一端接地。第一柵極結構，位于摻雜阱區之上。第一摻雜區具有第二電性位于摻雜阱區之中，鄰接第一柵極結構，且與焊墊電性連接。第二摻雜區具有該第二電性，位于摻雜阱區之中，且鄰接第一柵極結構。第三摻雜區具有第一電性，位于摻雜阱區之中，且與第二摻雜區形成P/N結。其中，第二摻雜區和第三摻雜區分別具有大于摻雜阱區的摻雜濃度。

技術領域

本發明是有關于一種半導體集成電路及其應用。特別是有關于一種靜電放電(electrostatic discharge，ESD)保護裝置、具有該靜電放電保護裝置的存儲器元件及靜電放電保護方法。

背景技術

靜電放電是一種在不同物體之間所生的靜電電荷累積和轉移現象。會在非常短暫的時間，通常只有幾個納秒，產生非常高能量的高密度的電流，一旦流過半導體裝置，通常會損壞半導體裝置。故當通過機械、人體在半導體裝置中產生靜電電荷時，必須提供靜電放電防護裝置與放電路徑以避免半導體裝置受到損壞。

以被廣泛使用在集成電路的輸入/輸出(Input/Output，I/O)墊與內部電路之間的靜電放電保護構造為例，其是采用多個金屬-氧化物-半導體(Metal-Oxide-Semiconductor，MOS)晶體管，利用其在集成電路中所內建的寄生雙載子晶體管電路來保護內部電路免于被由輸入/輸出墊所導入的靜電放電電流所毀損。為提供金屬-氧化物-半導體晶體管較大的靜電放電保護耐受性，同時減少集成電路的布局(layout)尺寸，金屬-氧化物-半導體晶體管一般會采用指狀(finger)結構的設計。

然而，由于個別指狀結構的金屬-氧化物-半導體晶體管和輸入/輸出墊之間存在位置(距離)的差異，當靜電放電電流發生時，指狀結構的金屬-氧化物-半導體不容易被一致地開啟，使得靜電放電電流僅集中由少部分的指狀結構的金屬-氧化物-半導體進行放電，而使這些金屬-氧化物-半導體因不堪負載而燒毀。因此，如何兼顧靜電放電保護裝置的布局尺寸并增強金屬-氧化物-半導體被開啟的一致性，已成為業界及待解決的課題。

因此，有需要提供一種先進的靜電放電保護裝置及其應用，以改善已知技術所面臨的問題。

發明內容

根據本發明的一實施例提供一種靜電放電保護裝置包括：半導體基材、第一柵極結構、第一摻雜區、第二摻雜區以及第三摻雜區。半導體基材包括一個具有第一電性的摻雜阱區，且其一端接地。第一柵極結構位于摻雜阱區之上。第一摻雜區具有第二電性位于摻雜阱區之中，鄰接第一柵極結構，且與一個焊墊電性連接。第二摻雜區具有第二電性，位于摻雜阱區之中，且鄰接第一柵極結構。第三摻雜區具有第一電性，位于摻雜阱區之中，且與第二摻雜區形成P/N結。其中，第二摻雜區和第三摻雜區分別具有實質大于摻雜阱區的摻雜濃度。

根據本發明的另一實施例提供一種存儲器元件，此存儲器元件包含上述靜電放電保護裝置以及一個存儲單元陣列，此存儲單元陣列與靜電放電保護裝置的焊墊電性連接。

根據本發明的又一實施例提供一種靜電放電保護方法，包含下述步驟：首先提供一個靜電放電保護裝置與一個內部電路(internal circuit)與靜電放電保護裝置電性連接，此靜電放電保護裝置包括：半導體基材、第一柵極結構、第一摻雜區、第二摻雜區以及第三摻雜區。半導體基材包括一個具有第一電性的摻雜阱區，且其一端接地。第一柵極結構位于摻雜阱區之上。第一摻雜區具有第二電性，位于摻雜阱區之中，鄰接第一柵極結構，且與焊墊電性連接。第二摻雜區具有第二電性，位于摻雜阱區之中，且鄰接第一柵極結構。第三摻雜區具有第一電性，位于摻雜阱區之中，且與第二摻雜區形成P/N結。其中，第二摻雜區和第三摻雜區分別具有實質大于摻雜阱區的摻雜濃度。當靜電放電應力(ESD stress)施加于焊墊時，利用靜電放電保護裝置將靜電放電電流通過半導體基材導入地面。