[發明專利]一種準并行結構的LDPC編碼器

有效

• 申請號: 201610192031.0
• 申請日: 2016-03-30
• 公開（公告）號: CN105703783B
• 公開（公告）日: 2019-10-18
• 發明（設計）人: 顧明飛
• 申請（專利權）人: 成都凱騰四方數字廣播電視設備有限公司
• 主分類號: H03M13/11
• 分類號: H03M13/11
• 代理公司: 成都九鼎天元知識產權代理有限公司 51214
• 代理人: 袁春曉

1.一種準并行結構的LDPC編碼器，其特征在于，包括至少一個存儲器、三個運算單元、控制單元及選通輸出單元；

所述存儲器與三個運算單元均具有信號連接，存儲器用于存儲碼率1、碼率2、碼率3及碼率4情況時的生成矩陣；

三個運算單元分別用于先并行計算

再并行計算

以此類推，直到并行計算

每個運算單元均具有編碼信息輸入端，除最后一個運算單元外的其余運算單元還具有編碼信息輸出端；第一個運算單元的編碼信息輸入端與編碼信息輸出線連接，除第一個運算單元外的其余運算單元的編碼信息輸入端與前一個運算單元的編碼信息輸出端連接；

所述編碼信息輸出線及編碼信息輸出端均用于根據控制時鐘逐位輸出編碼信息；

所述選通輸出單元用于依次輸出第一運算單元、第二運算單元及第三運算單元的運算結果；

所述控制單元用于根據控制時鐘控制存儲器向所述三個運算單元輸出生成矩陣系數；

其中，生成矩陣為G(0 0)、…、G(0 k)、…、G(0n-1)、G(1 0)、…、G(1 k)、…、G(1 n-1)、…、G(m 0)、…、G(m k)、…、G(m n-1)分別為256×256的小矩陣；為256×n位的編碼信息，s₀、s₁、…、s_n-1分別為256維列向量；m、n均為正整數，且m+1能被3整除；

在碼率1情況下，n為9，m為26或者在碼率2下，n為12，m為23：控制單元控制運算的步驟為：

步驟1：控制存儲器按照控制時鐘依次向三個運算單元的第一寄存器對應輸出G(0 0)的第一列元素、G(1 0)的第一列元素、G(2 0)的第一列元素；每個運算單元的編碼信息輸出線上按照控制時鐘依次出現s₀的第一個元素；三個運算單元各自完成一次運算；運算結果存儲在第二寄存器中；

步驟2：各運算單元將其第一寄存器中的矩陣系數左移一位，各運算單元的編碼信息輸出線上按照控制時鐘依次出現s₀中的下一個元素，各運算單元完成一次運算；運算結果存儲在第二寄存器中；

各個運算單元各自將步驟2循環255個控制時鐘，運算結果存儲在第二寄存器中；如此完成G(0 0)、G(1 0)、G(2 0)與s₀的運算；

以此類推，依次完成G(0 1)、G(1 1)、G(2 1)與s₁的運算，…，G(0 n-1)、G(1 n-1)、G(2n-1)與s_n-1的運算；

最后，控制選通單元依次輸出第一運算單元的運算結果p₀、第二運算單元的運算結果p₁及第三運算單元的運算結果p₂；

重復上述步驟，依次計算出p₃、p₄及p₅；…直到計算出p_m-2、p_m-1及p_m；

在碼率3情況下，n為18，m為17或者在碼率4情況下，n為27，m為8：生成矩陣中G(0 k)、G(1 k)…G(m k)這m+1個小矩陣中的第j列到第j+a列為特殊列，0＜k＜n-1，0＜j＜255，a為大于或等于1的整數，且j+a＜255；所述控制單元控制運算的步驟為：

步驟1：控制存儲器按照控制時鐘依次向三個運算單元的第一寄存器對應輸出G(0 0)的第一列元素、G(1 0)的第一列元素、G(2 0)的第一列元素；各個運算單元的編碼信息輸出線上按照控制時鐘依次出現s₀的第一個元素；三個運算單元完成一次運算；運算結果存儲在第二寄存器中；

步驟2：各運算單元將其第一寄存器中的矩陣系數左移一位，各個運算單元的編碼信息輸出線上按照控制時鐘依次出現s₀中的下一個元素，各運算單元完成一次運算；運算結果存儲在第二寄存器中；

各個運算單元將步驟2循環255個控制時鐘，運算結果存儲在第二寄存器中；如此完成G(0 0)、G(1 0)、G(2 0)與s₀的運算；

以此類推，依次完成G(0 1)、G(1 1)、G(2 1)與s₁的運算，…，G(0 j-1)、G(1 j-1)、G(2j-1)與s_j-1的運算；

步驟3：控制存儲器按照控制時鐘依次向三個運算單元的第一寄存器對應輸出G(0 k)、G(1 k)、G(2 k)的第一列元素；各個運算單元的編碼信息輸出線上按照控制時鐘依次出現s_k的第一個元素；三個運算單元完成一次運算；

步驟4：各運算單元將其第一寄存器中的矩陣系數左移一位，各個運算單元的編碼信息輸出線上按照控制時鐘依次出現s_k中的下一個元素，各運算單元完成一次運算；運算結果存儲在第二寄存器中；

將步驟4循環j-1個控制時鐘，運算結果存儲在第二寄存器中；

步驟5：控制存儲器按照控制時鐘依次向三個運算單元的第一寄存器對應輸出G(0 k)、G(1 k)、G(2 k)的第j列元素；各個運算單元的編碼信息輸出線上按照控制時鐘依次出現s_k的第j個元素；各個運算單元完成一次運算；運算結果存儲在第二寄存器中；

步驟6：各運算單元將其第一寄存器中的矩陣系數左移一位，各個運算單元的編碼信息輸出線上按照控制時鐘依次出現s_k中第j個元素的下一個元素，各運算單元完成一次運算；運算結果存儲在第二寄存器中；

以此類推，各個運算單元將步驟6循環a個控制時鐘，運算結果存儲在第二寄存器中；

步驟7：控制存儲器按照控制時鐘依次向三個運算單元的第一寄存器對應輸出G(0 k)、G(1 k)、G(2 k)的第j+a+1列元素；各個運算單元的編碼信息輸出線上按照控制時鐘依次出現s_k的第j+a+1個元素；各個運算單元完成一次運算；運算結果存儲在第二寄存器中；

步驟8：各運算單元將其第一寄存器中的矩陣系數左移一位，各個運算單元的編碼信息輸出線上按照控制時鐘依次出現s_k中第j+a+1個元素的下一個元素，各運算單元完成一次運算；運算結果存儲在第二寄存器中；

以此類推，各個運算單元將步驟8循環254-j-a個控制時鐘，運算結果存儲在第二寄存器中；

如此完成G(0 k)、G(1 k)、G(2 k)與s_k的運算；

再按照步驟1、步驟2及對步驟2的重復完成G(0 k+1)、G(1 k+1)、G(2 k+1)與s_k+1的運算，…，G(0 n-1)、G(1 n-1)、G(2 n-1)與s_n-1的運算；

最后，控制選通單元依次輸出第一運算單元的運算結果p₀、第二運算單元的運算結果p₁及第三運算單元的運算結果p₂；

重復上述步驟，依次計算出p₃、p₄及p₅；…直到計算出p_m-2、p_m-1及p_m。