[發明專利]半導體封裝結構及其制作方法

在審

• 申請號: 201610185915.3
• 申請日: 2016-03-29
• 公開（公告）號: CN106816389A
• 公開（公告）日: 2017-06-09
• 發明（設計）人: 陳憲章
• 申請（專利權）人: 南茂科技股份有限公司
• 主分類號: H01L21/56
• 分類號: H01L21/56;H01L23/31
• 代理公司: 北京同立鈞成知識產權代理有限公司11205
• 代理人: 馬雯雯,臧建明

1.一種半導體封裝結構的制作方法，其特征在于，包括：

提供封裝基板，所述封裝基板包括介電層、連接所述介電層的第一金屬層以及連接所述第一金屬層的第二金屬層，其中所述第一金屬層位于所述介電層與所述第二金屬層之間；

圖案化所述第二金屬層，以形成線路層；

形成第一封裝膠體于所述線路層上，并使所述第一封裝膠體暴露出部分所述線路層；

移除所述介電層與所述第一金屬層；

配置芯片于所述第一封裝膠體上，并使所述芯片電性連接于被所述第一封裝膠體所暴露出的所述線路層；以及

形成第二封裝膠體于所述第一封裝膠體上，并使所述第二封裝膠體包覆所述芯片。

2.根據權利要求1所述的半導體封裝結構的制作方法，其特征在于，還包括：

在移除所述介電層與所述第一金屬層之后，移除位于所述第一封裝膠體與所述第一金屬層之間的部分所述線路層，以使所述第一封裝膠體與所述線路層定義出多個凹陷。

3.根據權利要求2所述的半導體封裝結構的制作方法，其特征在于，還包括：

形成導電層于所述線路層上，且位于所述多個凹陷內。

4.根據權利要求3所述的半導體封裝結構的制作方法，其特征在于，所述芯片打線接合于所述導電層，以與所述線路層電性連接，且所述第二封裝膠體覆蓋部分所述導電層。

5.根據權利要求2所述的半導體封裝結構的制作方法，其特征在于，還包括：

移除其中一所述凹陷內的所述線路層，以形成芯片容置區；以及

形成導電層于所述線路層上，且位于其他所述多個凹陷內。

6.根據權利要求5所述的半導體封裝結構的制作方法，其特征在于，在配置所述芯片于所述第一封裝膠體上時，使所述芯片配置于所述芯片容置區內。

7.根據權利要求5所述的半導體封裝結構的制作方法，其特征在于，所述芯片打線接合于所述導電層，以與所述線路層電性連接，且所述第二封裝膠體覆蓋所述導電層。

8.根據權利要求5所述的半導體封裝結構的制作方法，其特征在于，在形成所述第二封裝膠體于所述第一封裝膠體上時，所述第二封裝膠體填滿所述芯片容置區。

9.根據權利要求1所述的半導體封裝結構的制作方法，其特征在于，在形成所述第一封裝膠體于所述線路層上之后，所述第一封裝膠體覆蓋所述線路層，接著移除部分所述第一封裝膠體，以暴露出部分所述線路層。

10.根據權利要求1所述的半導體封裝結構的制作方法，其特征在于，還包括：

形成多個外部端子于被所述第一封裝膠體所暴露出的所述線路層。

11.一種半導體封裝結構，其特征在于，包括：

第一封裝膠體；

線路層，內埋于所述第一封裝膠體，且具有暴露于所述第一封裝膠體的第一端面與相對于所述第一端面的第二端面；

芯片，配置于所述第一封裝膠體上，并且電性連接于所述線路層的所述第一端面；

第二封裝膠體，配置于所述第一封裝膠體上，且包覆所述芯片；以及

多個外部端子，配置于所述線路層的所述第二端面上。

12.根據權利要求11所述的半導體封裝結構，其特征在于，還包括：

導電層，配置于所述線路層的所述第一端面上，其中所述芯片打線接合于所述導電層，以與所述線路層電性連接。

13.根據權利要求11所述的半導體封裝結構，其特征在于，所述第一封裝膠體具有芯片容置區，所述芯片位于所述芯片容置區內。